文章
-
生成式 AI (1/4):一場(chǎng)產(chǎn)品開(kāi)發(fā)和用戶體驗(yàn)的雙重變革2023-11-04 08:13
-
DDR5 時(shí)代來(lái)臨,新挑戰(zhàn)不可忽視2023-10-28 08:13
正式發(fā)布2023年10月13日Cadence15年間最具影響力的版本更新之一AllegroX/OrCADX23.1在人工智能(AI)、機(jī)器學(xué)習(xí)(ML)和數(shù)據(jù)挖掘的狂潮中,我們對(duì)數(shù)據(jù)處理的渴求呈現(xiàn)出前所未有的指數(shù)級(jí)增長(zhǎng)。面對(duì)這種前景,內(nèi)存帶寬成了數(shù)字時(shí)代的關(guān)鍵“動(dòng)脈”。其中,以雙倍數(shù)據(jù)傳輸速率和更高的帶寬而聞名的DDR(DoubleDataRate)技術(shù)作為動(dòng) -
諧波失真的五大類(lèi)型2023-10-28 08:13
正式發(fā)布2023年10月13日Cadence15年間最具影響力的版本更新之一AllegroX/OrCADX23.1本文要點(diǎn):“諧波失真”通常表示在時(shí)域中觀察到的波形失真。諧波失真可從功率譜或時(shí)域波形中觀察到,有多種表現(xiàn)形式。不同形式的非線性會(huì)產(chǎn)生不同類(lèi)型的諧波失真。任何模擬信號(hào)只要存在一定程度的非線性,都會(huì)產(chǎn)生諧波失真。模擬信號(hào)失真時(shí),信號(hào)在時(shí)域中的外觀會(huì)發(fā) -
Allegro X 23.1 版本新功能概述2023-10-28 08:13
-
芯粒峰會(huì):如何打通芯粒市場(chǎng)2023-10-21 08:13
-
IC設(shè)計(jì)步驟:跟上現(xiàn)代DFM的步伐2023-10-21 08:13
關(guān)鍵要點(diǎn)為什么IC設(shè)計(jì)需要從兩個(gè)不同的方向入手。了解準(zhǔn)備IC設(shè)計(jì)文件的過(guò)程。成本和收益問(wèn)題限制了IC的物理設(shè)計(jì)。密集晶體管數(shù)硅晶片始于一系列IC設(shè)計(jì)步驟。盡管晶體管的推出相對(duì)較晚,但它是人類(lèi)歷史上生產(chǎn)最多的產(chǎn)品。除非出現(xiàn)完全不可預(yù)見(jiàn)的技術(shù)突破,否則這種情況不太可能改變;自推出以來(lái)的幾十年里,器件晶體管的數(shù)量呈指數(shù)級(jí)增長(zhǎng),而小型化制造奇跡是數(shù)字革命的核心。然而 -
一文速通 PCB layout 中的信號(hào)完整性基礎(chǔ)知識(shí)2023-10-21 08:13
正式發(fā)布2023年10月13日Cadence15年間最具影響力的版本更新之一AllegroX/OrCADX23.1本文要點(diǎn):掌握信號(hào)完整性基礎(chǔ)知識(shí)實(shí)現(xiàn)良好信號(hào)完整性的PCBlayout技術(shù)有助于提高信號(hào)完整性的layout工具和功能誠(chéng)信(integrity)的本質(zhì)特征之一是始終如一、不妥協(xié)、值得信賴(lài)。在現(xiàn)代電子設(shè)備和系統(tǒng)中,高速電信號(hào)的質(zhì)量也得講究“誠(chéng)信”, -
3D PCB 設(shè)計(jì)中組件分區(qū)、板間互連與 EMI 挑戰(zhàn)2023-10-14 08:13
本文要點(diǎn)多板設(shè)計(jì)注意事項(xiàng)板間互連的性能要素3DPCB設(shè)計(jì)的EMI問(wèn)題單塊PCB能夠?qū)崿F(xiàn)的功能太多了:尺寸微型化以及單個(gè)芯片上能容納的晶體管數(shù)量不斷增加,這些趨勢(shì)都在挑戰(zhàn)物理極限。這種挑戰(zhàn)還延伸到了系統(tǒng)層面:電子系統(tǒng)設(shè)計(jì)的復(fù)雜性有增無(wú)減,因此多板PCB設(shè)計(jì)變得越來(lái)越有必要。支持多板PCB系統(tǒng)設(shè)計(jì)需要克服一系列挑戰(zhàn),尤其是3D空間中的器件組裝,因?yàn)榫S度不再由平面 -
如何通過(guò) Place Replicate 模塊重復(fù)使用引線鍵合信息2023-10-14 08:13