關(guān)鍵要點(diǎn)

為什么IC設(shè)計(jì)需要從兩個不同的方向入手。

了解準(zhǔn)備IC設(shè)計(jì)文件的過程。

成本和收益問題限制了IC的物理設(shè)計(jì)。

密集晶體管數(shù)硅晶片始于一系列IC設(shè)計(jì)步驟。

盡管晶體管的推出相對較晚，但它是人類歷史上生產(chǎn)最多的產(chǎn)品。除非出現(xiàn)完全不可預(yù)見的技術(shù)突破，否則這種情況不太可能改變；自推出以來的幾十年里，器件晶體管的數(shù)量呈指數(shù)級增長，而小型化制造奇跡是數(shù)字革命的核心。然而，晶體管數(shù)量增加的趨勢正在突破設(shè)計(jì)和制造工藝的極限。IC設(shè)計(jì)構(gòu)建了一個迭代過程，將對細(xì)節(jié)的關(guān)注與對設(shè)備特性和功能的高層次、系統(tǒng)的包含結(jié)合起來。

迭代和雙向設(shè)計(jì)動機(jī)

IC設(shè)計(jì)步驟類似于PCB設(shè)計(jì)，但由于更多的約束和更嚴(yán)格的公差而產(chǎn)生差異。超大規(guī)模集成電路（VLSI）指導(dǎo)IC設(shè)計(jì)，將數(shù)十億MOSFET組合到一個芯片中，實(shí)現(xiàn)密集的電子功能，如片上系統(tǒng)（SoC）。與PCB設(shè)計(jì)類似，VLSI設(shè)計(jì)流程是一個迭代過程，但需要注意的是，物理制造過程中的迭代比小批量原型要昂貴得多。而且，與PCB設(shè)計(jì)不同的是芯片在制造后缺乏用戶可維護(hù)性——它是一種二進(jìn)制的，不是成功就是失敗。

IC設(shè)計(jì)的迭代性質(zhì)源于自上而下和自下而上的設(shè)計(jì)風(fēng)格的組合：

自上而下的設(shè)計(jì)是逆向工程意義上的分解。設(shè)計(jì)團(tuán)隊(duì)制定好的系統(tǒng)框架，然后在設(shè)計(jì)過程中為子系統(tǒng)添加細(xì)節(jié)。

自下而上的設(shè)計(jì)是先構(gòu)建子系統(tǒng)，然后再將各個子系統(tǒng)合并到系統(tǒng)中。

雖然大部分IC設(shè)計(jì)側(cè)重于自下而上的方法，因?yàn)樗试S最精細(xì)的細(xì)節(jié)來塑造更高水平的設(shè)計(jì)復(fù)雜性，但自上而下的方法可以幫助利用自下而上的設(shè)計(jì)來改善性能結(jié)果。例如，尺寸是IC的兩個主要設(shè)計(jì)約束之一，在沒有準(zhǔn)確估計(jì)芯片面積的情況下實(shí)施自上而下的架構(gòu)設(shè)計(jì)可能會超出分配的空間。相反，IC設(shè)計(jì)應(yīng)盡早集成物理約束，以構(gòu)建具有互補(bǔ)特性的器件功能。最好的設(shè)計(jì)綜合了自下而上的復(fù)雜性和對自上而下方法的約束：

概念設(shè)計(jì)-IC的規(guī)格。與所有工程一樣，IC特性將有合理的權(quán)衡，以符合設(shè)計(jì)意圖。然而，IC布局將允許在這些限制范圍內(nèi)有很大的自由度，允許設(shè)計(jì)者選擇最合適的拓?fù)浣Y(jié)構(gòu)和布局

原理圖設(shè)計(jì)和仿真 -IC的組件需要互連定義。網(wǎng)表必須完整描述與電源、接地和外部 I/O 引腳的連接。為了正確實(shí)現(xiàn)原理圖，設(shè)計(jì)團(tuán)隊(duì)必須創(chuàng)建表示元件分組的符號，稱為電路模塊。除了布局之外，這些模塊也是設(shè)計(jì)仿真階段不可或缺的一部分。仿真階段是有雙重意義的：設(shè)計(jì)驗(yàn)證和優(yōu)化性能。

布局和驗(yàn)證 -布局可以增強(qiáng)或抑制關(guān)鍵性能，主要是IC的功率、尺寸和運(yùn)行速度。此外，精心的布局會抵消寄生電阻和電容的影響。然后，布局將使用可配置的DFM約束執(zhí)行設(shè)計(jì)規(guī)則檢查（DRC），以檢測設(shè)計(jì)的IC與制造要求之間的沖突。

布局后仿真 -在確定布局和原理圖之間不存在差異后，此階段將是原理圖級仿真的改進(jìn)版本。它是一種更強(qiáng)大的仿真，可將寄生效應(yīng)和信號延遲參數(shù)納入評估中，從而準(zhǔn)確模擬實(shí)際性能。仿真后的結(jié)果提供了有關(guān)布局的反饋，相關(guān)的設(shè)計(jì)規(guī)范可能需要進(jìn)一步修訂。

物理 IC 設(shè)計(jì)步驟的細(xì)節(jié)

完整的設(shè)計(jì)和制造的IC之間仍然存在著巨大的差距。制造工具和技術(shù)將要求遵守最小特征尺寸和間距規(guī)則?？芍圃煨员ＷC將取決于迭代和先前IC設(shè)計(jì)步驟的質(zhì)量：

平面規(guī)劃 -放置數(shù)十億個單獨(dú)的晶體管是不可行的；相反，晶體管被劃分在功能模塊中，然后遞歸地定義為更小的子塊。平面圖必須最好地將這些塊分組，以最小化面積并方便布線。

布局-這個階段涉及到塊在芯片上的精確定位。第一個放置將是評估步驟之前的單元的粗略排列，旨在優(yōu)化空間，同時遵守設(shè)計(jì)限制。對布線空間的估計(jì)可指導(dǎo)放置是否需要繼續(xù)迭代。

第一次布局將是在評估步驟之前對單元進(jìn)行粗略布置，評估步驟旨在優(yōu)化空間，同時遵守設(shè)計(jì)要求限制。對布線空間的估計(jì)可指導(dǎo)布局是否需要繼續(xù)迭代。

布線-塊之間的空間為布線保留空間，布線過程跨越兩個階段。布線必須保留空間，并通過在引腳之間占用盡可能短的路徑來最小化寄生效應(yīng)的影響。首先，全局布線在金屬層之間以交替的首選方向組織連接。詳細(xì)布線如下，其中指定了這些連接的幾何形狀。

萃取-物理布局轉(zhuǎn)化為網(wǎng)表，以實(shí)現(xiàn)包含精確細(xì)節(jié)的最精確仿真水平。必須對電氣參數(shù)進(jìn)行最終檢查，以確定信號延遲和時序。

布線——塊之間的空間為互連預(yù)留了空間，連接過程分為兩個階段。布線必須保留空間，并通過占據(jù)引腳之間盡可能短的距離來最小化寄生效應(yīng)的影響。首先，全局布線以交替的優(yōu)先方向在金屬層之間組織連接。接下來是詳細(xì)的布線，它指定了這些連接的幾何形狀。

導(dǎo)出-物理布局轉(zhuǎn)化為網(wǎng)表，以進(jìn)行最精確的仿真，其中包含精確的細(xì)節(jié)。為了建立信號延遲和時序，需要對電氣參數(shù)進(jìn)行最終檢查。

使用Cadence解決方案逐步進(jìn)行IC設(shè)計(jì)

IC設(shè)計(jì)步驟需要嚴(yán)格控制和精確度，以將密集的晶體管制造納入現(xiàn)代封裝中。然而，IC設(shè)計(jì)在概念上與PCB設(shè)計(jì)中的過程相差無幾，這并不奇怪，因?yàn)镮C實(shí)際上就是一塊微型化的PCB。電路板或元器件需要復(fù)雜的工具集和最先進(jìn)的建模，以不斷實(shí)現(xiàn)設(shè)計(jì)突破的性能。

結(jié)論

Cadence Allegro PCB Designer是一個綜合的PCB設(shè)計(jì)和分析工具，可涵蓋設(shè)計(jì)流程的各個方面，包括原理圖設(shè)計(jì)、布局、布線、分析等。這樣可以大大提高工作效率，減少數(shù)據(jù)傳遞和轉(zhuǎn)換過程中的錯誤和不一致性。

Cadence Allegro PCB Designer提供了一系列強(qiáng)大的分析工具，包括信號完整性分析、電源完整性分析、射頻噪聲分析等。這些工具可以幫助您識別和解決設(shè)計(jì)中可能存在的噪聲問題，優(yōu)化電路性能。