動(dòng)態(tài)

• 發(fā)布了文章 2023-11-04 08:13

  生成式 AI （1/4）：一場(chǎng)產(chǎn)品開發(fā)和用戶體驗(yàn)的雙重變革

  

  近來，生成式AI備受矚目、應(yīng)用廣泛，發(fā)展速度和影響力有目共睹。芯片和系統(tǒng)開發(fā)領(lǐng)域自然也不例外；在半導(dǎo)體行業(yè)，搭載生成式AI的EDA工具已經(jīng)展露崢嶸，提供許多前所未有的優(yōu)化功能，助力芯片和系統(tǒng)設(shè)計(jì)團(tuán)隊(duì)顯著改善功率、性能和面積(PPA)、提高工程生產(chǎn)力、加速設(shè)計(jì)收斂進(jìn)程。小組討論在今年于美國硅谷舉辦的CadenceLIV

  AI eda 芯片

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• 發(fā)布了文章 2023-10-28 08:13

  DDR5 時(shí)代來臨，新挑戰(zhàn)不可忽視

  

  正式發(fā)布2023年10月13日Cadence15年間最具影響力的版本更新之一AllegroX/OrCADX23.1在人工智能（AI）、機(jī)器學(xué)習(xí)（ML）和數(shù)據(jù)挖掘的狂潮中，我們對(duì)數(shù)據(jù)處理的渴求呈現(xiàn)出前所未有的指數(shù)級(jí)增長。面對(duì)這種前景，內(nèi)存帶寬成了數(shù)字時(shí)代的關(guān)鍵“動(dòng)脈”。其中，以雙倍數(shù)據(jù)傳輸速率和更高的帶寬而聞名的DDR（DoubleDataRate）技術(shù)作為動(dòng)

  AI DDR5 人工智能 內(nèi)存

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• 發(fā)布了文章 2023-10-28 08:13

  諧波失真的五大類型

  

  正式發(fā)布2023年10月13日Cadence15年間最具影響力的版本更新之一AllegroX/OrCADX23.1本文要點(diǎn)：“諧波失真”通常表示在時(shí)域中觀察到的波形失真。諧波失真可從功率譜或時(shí)域波形中觀察到，有多種表現(xiàn)形式。不同形式的非線性會(huì)產(chǎn)生不同類型的諧波失真。任何模擬信號(hào)只要存在一定程度的非線性，都會(huì)產(chǎn)生諧波失真。模擬信號(hào)失真時(shí)，信號(hào)在時(shí)域中的外觀會(huì)發(fā)

  信號(hào) 元件 模擬信號(hào) 諧波失真

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• 發(fā)布了文章 2023-10-28 08:13

  Allegro X 23.1 版本新功能概述

  

  正式發(fā)布2023年10月13日Cadence15年間最具影響力的版本更新之一AllegroX/OrCADX23.1感謝大家的支

  AI allegro pcb PCB

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• 發(fā)布了文章 2023-10-21 08:13

  芯粒峰會(huì)：如何打通芯粒市場(chǎng)

  

  芯粒（chiplet）市場(chǎng)是整個(gè)芯粒領(lǐng)域最值得關(guān)注的話題之一。毫無疑問，技術(shù)問題會(huì)及時(shí)得到解決，例如芯粒裸片到裸片接口、創(chuàng)建良好的芯粒庫格式，或是改善已知良好裸片的測(cè)試。但芯粒商業(yè)模式將何去何從，依然迷霧重重。理想的模式是：準(zhǔn)備好一個(gè)IntelCPU芯粒、一個(gè)NVIDIAGPU芯粒、一

  cpu 測(cè)試 芯片

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• 發(fā)布了文章 2023-10-21 08:13

  使用 AWR Design Environment V22.1實(shí)現(xiàn)毫米波射頻系統(tǒng)設(shè)計(jì)

  

  AllegroX/OrCADX23.1為了在尺寸更小的設(shè)備中提供更多功能，異構(gòu)集成技術(shù)應(yīng)運(yùn)而生，試圖將各種半導(dǎo)體器件與先進(jìn)的互連、電子封裝結(jié)合，應(yīng)用于新一代產(chǎn)品中。系統(tǒng)、集成電路、分立元件、層壓板、封裝和嵌入式天線的設(shè)計(jì)和驗(yàn)證需求各不相同，它們需要利用最新的片內(nèi)和片外制造工藝來推動(dòng)性能和創(chuàng)新。因此，設(shè)計(jì)人員需要使用多種工具

  AWR 射頻 毫米波

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• 發(fā)布了文章 2023-10-21 08:13

  IC設(shè)計(jì)步驟：跟上現(xiàn)代DFM的步伐

  

  關(guān)鍵要點(diǎn)為什么IC設(shè)計(jì)需要從兩個(gè)不同的方向入手。了解準(zhǔn)備IC設(shè)計(jì)文件的過程。成本和收益問題限制了IC的物理設(shè)計(jì)。密集晶體管數(shù)硅晶片始于一系列IC設(shè)計(jì)步驟。盡管晶體管的推出相對(duì)較晚，但它是人類歷史上生產(chǎn)最多的產(chǎn)品。除非出現(xiàn)完全不可預(yù)見的技術(shù)突破，否則這種情況不太可能改變；自推出以來的幾十年里，器件晶體管的數(shù)量呈指數(shù)級(jí)增長，而小型化制造奇跡是數(shù)字革命的核心。然而

  DFM IC IC設(shè)計(jì)

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• 發(fā)布了文章 2023-10-21 08:13

  一文速通 PCB layout 中的信號(hào)完整性基礎(chǔ)知識(shí)

  

  正式發(fā)布2023年10月13日Cadence15年間最具影響力的版本更新之一AllegroX/OrCADX23.1本文要點(diǎn)：掌握信號(hào)完整性基礎(chǔ)知識(shí)實(shí)現(xiàn)良好信號(hào)完整性的PCBlayout技術(shù)有助于提高信號(hào)完整性的layout工具和功能誠信(integrity)的本質(zhì)特征之一是始終如一、不妥協(xié)、值得信賴。在現(xiàn)代電子設(shè)備和系統(tǒng)中，高速電信號(hào)的質(zhì)量也得講究“誠信”，

  Layout pcb PCB 信號(hào)

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• 發(fā)布了文章 2023-10-14 08:13

  3D PCB 設(shè)計(jì)中組件分區(qū)、板間互連與 EMI 挑戰(zhàn)

  

  本文要點(diǎn)多板設(shè)計(jì)注意事項(xiàng)板間互連的性能要素3DPCB設(shè)計(jì)的EMI問題單塊PCB能夠?qū)崿F(xiàn)的功能太多了：尺寸微型化以及單個(gè)芯片上能容納的晶體管數(shù)量不斷增加，這些趨勢(shì)都在挑戰(zhàn)物理極限。這種挑戰(zhàn)還延伸到了系統(tǒng)層面：電子系統(tǒng)設(shè)計(jì)的復(fù)雜性有增無減，因此多板PCB設(shè)計(jì)變得越來越有必要。支持多板PCB系統(tǒng)設(shè)計(jì)需要克服一系列挑戰(zhàn)，尤其是3D空間中的器件組裝，因?yàn)榫S度不再由平面

  3D emi pcb PCB PCB設(shè)計(jì)

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• 發(fā)布了文章 2023-10-14 08:13

  如何通過 Place Replicate 模塊重復(fù)使用引線鍵合信息

  

  正式發(fā)布2023年10月13日Cadence15年間最具影響力的版本更新之一AllegroX/OrCADX23.1大多數(shù)封裝設(shè)計(jì)都有引線鍵合，在設(shè)計(jì)中重復(fù)使用其他類似裸片的引線鍵合信息，可顯著提高效率并縮短周轉(zhuǎn)時(shí)間。從17.4版本開始，AllegroPackageDesignerPlus提供Placereplicate命令，用于在相同或其他設(shè)計(jì)中復(fù)制和重復(fù)使

  封裝 模塊 電路

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