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標(biāo)簽 > vhdl
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底,VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。
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IC設(shè)計(jì)工程師需要具備的知識架構(gòu)
作為一個(gè)真正合格的數(shù)字IC設(shè)計(jì)工程師,你永遠(yuǎn)都需要去不斷學(xué)習(xí)更加先進(jìn)的知識和技術(shù)。因此,這里列出來的技能永遠(yuǎn)都不會(huì)是完整的。我盡量每年都對這個(gè)列表進(jìn)行一...
2023-01-21 標(biāo)簽:IC設(shè)計(jì)Verilogvhdl 1480 0
設(shè)計(jì)FPGA系統(tǒng)的三個(gè)基本原則是什么,了解一下
在這種方法中面積的復(fù)制可以換取速度的提高。支持的速度越高,就意味著可以實(shí)現(xiàn)更高的產(chǎn)品性能。一些注重產(chǎn)品性能的應(yīng)用領(lǐng)域可以采用并行處理技術(shù),實(shí)現(xiàn)面積換速度。
執(zhí)行算法邏輯(加、減、乘、除及復(fù)雜的組合運(yùn)算)優(yōu)化。例如,乘法器有多種實(shí)現(xiàn)方式, 相應(yīng)地會(huì)產(chǎn)生多種時(shí)序、功耗及面積,如何根據(jù)目標(biāo)設(shè)定選出最合適的結(jié)構(gòu)將對...
SIGNAL C: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL A: STD_LOGIC_VECTOR(3 DOWNTO...
基于Altera的FPGA器件和VHDL語言實(shí)現(xiàn)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)
傳統(tǒng)的數(shù)據(jù)采集系統(tǒng),通常采用單片機(jī)或DSP作為主要控制模塊,控制ADC、存儲(chǔ)器和其他外圍電路的工作。隨著數(shù)據(jù)采集對速度性能的要求越來越高,傳統(tǒng)采集系統(tǒng)的...
2020-08-06 標(biāo)簽:fpga數(shù)據(jù)采集vhdl 1418 0
基于ASIC和VHDL語言實(shí)現(xiàn)成/解幀電路的設(shè)計(jì)
符合G.704 標(biāo)準(zhǔn)的E1 幀結(jié)構(gòu)如圖1 所示,每基本幀由32 個(gè)路時(shí)隙(ts0“ts31)組成,分別分配給30 個(gè)話音數(shù)據(jù)流和相應(yīng)輔助信息。每個(gè)路時(shí)隙...
在Altera CycIone II系列FPGA中用VHDL實(shí)現(xiàn)E2PROM控制器的設(shè)計(jì)
E2PROM存儲(chǔ)器存儲(chǔ)單元的損壞主要是由頻繁的寫操作造成的。若要解決問題,首先耍避免對同一單元進(jìn)行頻繁的擦寫,降低存儲(chǔ)單元損壞的可能;其次當(dāng)某些單元損壞...
基于可編程邏輯器件CPLD芯片和VHDL語言實(shí)現(xiàn)彩燈控制器系統(tǒng)的設(shè)計(jì)
彩燈作為一種景觀,安裝在建筑物的適當(dāng)?shù)胤揭皇亲鳛檠b飾增添節(jié)日氣氛,二是有一種廣告宣傳的作用,也可用在舞臺上增強(qiáng)晚會(huì)燈光效果。實(shí)現(xiàn)彩燈控制的方案很多,不同...
VHDL 的一個(gè)強(qiáng)大功能是用庫來組織 RTL 的不同部分。通過使用庫,不同的設(shè)計(jì)人員可以做這個(gè)工程中自己負(fù)責(zé)的那部分工作,而不必?fù)?dān)心會(huì)在命名方面與其他設(shè)...
基于EP1K30TC144-3芯片實(shí)現(xiàn)溫控定時(shí)噴灌系統(tǒng)的設(shè)計(jì)和仿真分析
FPGA是新型的可編程邏輯器件,能夠?qū)⒋罅康倪壿嫻δ芗捎趩蝹€(gè)器件中,它所提供的門數(shù)從幾百門到上百萬門,符合系統(tǒng)芯片(SOC—System On Chi...
基于復(fù)雜可編程邏輯器件和VHDL語言實(shí)現(xiàn)半整數(shù)分頻器的設(shè)計(jì)
在數(shù)字系統(tǒng)設(shè)計(jì)中,根據(jù)不同的設(shè)計(jì)需要,經(jīng)常會(huì)遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等,有的還要求等占空比。在基于cpld(復(fù)雜可編程邏輯器件)的數(shù)字系統(tǒng)設(shè)計(jì)...
深入開源處理器內(nèi)部,RISC-V技術(shù)分析
FPGA技術(shù)與(V)HDL的結(jié)合在電子專家中很受歡迎,RISC-V為專業(yè)應(yīng)用增加了開源途徑。在本文中,我們測試了一些在Elektor的“Alchitry...
基于Xilinx Spartan系列FPGA和VHDL語言設(shè)計(jì)衛(wèi)星數(shù)據(jù)存儲(chǔ)糾錯(cuò)系統(tǒng)
空間飛器在太空環(huán)境中面臨的主要問題之一就是輻射。太空中的各種高能粒子(包括高能質(zhì)子、中子、α粒子、得離子等)具有很高的動(dòng)能,通過時(shí)可能會(huì)影響半導(dǎo)體電路的...
在測控系統(tǒng)中用IP核實(shí)現(xiàn)D/A轉(zhuǎn)換
摘要:采用數(shù)字化技術(shù)、在測控系統(tǒng)中用IP核實(shí)現(xiàn)D/A轉(zhuǎn)換,并且在1片可編程邏輯器件中實(shí)現(xiàn)。它不受溫度的影響,既可保持高分辨率,又可降低對電路精度和穩(wěn)
基于FPGA VHDL的ASK調(diào)制與解調(diào)
ASK即“幅移鍵控”又稱為“振幅鍵控”,也有稱為“開關(guān)鍵控”(通斷鍵控)的,所以又記作OOK信號。ASK是一種相對簡單的調(diào)制方式。
采用SOPC技術(shù)和VHDL語言實(shí)現(xiàn)圖像增強(qiáng)處理系統(tǒng)的應(yīng)用方案
圖像增強(qiáng)最早起源于人類的空間探索計(jì)劃。從衛(wèi)星或飛船上獲得的關(guān)于地球和太陽系中行星的圖像因?yàn)槎喾N原因而降質(zhì),這些原因如成像設(shè)備受使用環(huán)境的限制,相機(jī)和對象...
采用VHDL語言在FPGA上實(shí)現(xiàn)WolfMCU體系結(jié)構(gòu)的設(shè)計(jì)
基于以上討論,可以看出ASIP+FPGA設(shè)計(jì)模式可以從很大程度上解決引言中提到的兩個(gè)難題。為了進(jìn)行更深入的研究,我們對該設(shè)計(jì)模式進(jìn)行了嘗試,用VHDL硬...
一種基于Petri網(wǎng)的并行控制器的VHDL實(shí)現(xiàn)
Petri網(wǎng)是離散事件系統(tǒng)建模的重要工具,本文使用硬件描述語言VHDL實(shí)現(xiàn)了基于Petri網(wǎng)的并行控制器。文中通過一個(gè)液位控制系統(tǒng)實(shí)例具體介紹了這一方法...
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