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標(biāo)簽 > verilog
Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
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如果代碼中發(fā)現(xiàn)多次使用一個(gè)特殊的表達(dá)式 ，那么就用一個(gè)函數(shù)來代替。這樣在以后的版本升級(jí)時(shí)更便利 ，這種概念在做行為級(jí)的代碼設(shè)計(jì)時(shí)同樣使用 ，經(jīng)常使用的一...
一般來說，每個(gè)類實(shí)例都有它自己的變量，也就是說類的內(nèi)存空間是動(dòng)態(tài)分配和釋放的。同一個(gè)類的不同實(shí)例，即使變量名稱相同，實(shí)際上也是不同的東西。
SystemVerilog中的類構(gòu)造函數(shù)new
在systemverilog中，如果一個(gè)類沒有顯式地聲明構(gòu)造函數(shù)(new())，那么編譯仿真工具會(huì)自動(dòng)提供一個(gè)隱式的new()函數(shù)。這個(gè)new函數(shù)會(huì)默認(rèn)...
繼承是基于類的面向?qū)ο缶幊?object-oriented pro - gramming)的最重要特性之一。
SystemVerilog中的package和`include有什么不同？
肯定很多人會(huì)問為什么有的地方使用package，有的地方使用`include，二者是不是等價(jià)的呢？
class，是面向?qū)ο缶幊蹋╫bject-oriented programming (OOP)）的基礎(chǔ)，而OOP可以讓你創(chuàng)建更高抽象級(jí)別的驗(yàn)證環(huán)境(如UVM)。
在之前寫Verilog時(shí)，位拼接符是一個(gè)很常見的東西，今天來看下在SpinalHDL中常見的位拼接符的使用。
packed union相比unpacked union最大的一個(gè)區(qū)別就是，在packed union中，所有成員的大小必須相同，這就保證了不管unio...
SystemVerilog中的Unpacked Unions
unpacked union中各個(gè)成員的大小可以是不同的。
SystemVerilog union允許單個(gè)存儲(chǔ)空間以不同的數(shù)據(jù)類型存在，所以union雖然看起來和struct一樣包含了很多個(gè)成員，實(shí)際上物理上共享...
2022-11-09 標(biāo)簽：VerilogSystem結(jié)構(gòu)體 1131 0
SystemVerilog“struct”表示相同或不同數(shù)據(jù)類型的集合。
SystemVerilog中的Packed Structure
一個(gè)packed structure有很多的bits組成，這些bit在物理上連續(xù)存儲(chǔ)。packed structure只允許包含packed數(shù)據(jù)類型。
2022-11-07 標(biāo)簽：VerilogSystem結(jié)構(gòu)體 2800 0
SystemVerilog packages提供了對于許多不同數(shù)據(jù)類型的封裝，包括變量、task、function、assertion等等，以至于可以在...
重點(diǎn)介紹所有綜合編譯器都支持的for和repeat循環(huán)
循環(huán)語句允許多次執(zhí)行編程語句或begin-end語句組。SystemVerilog中的循環(huán)語句有：for、repeat、while、do..while、...
在IC設(shè)計(jì)中，進(jìn)行需要對關(guān)鍵信號(hào)的特定狀態(tài)進(jìn)行計(jì)數(shù)，方便debug時(shí)進(jìn)行狀態(tài)判斷。如對流控、反壓等信號(hào)進(jìn)行計(jì)數(shù)。有時(shí)候需要進(jìn)行判斷，是高電平計(jì)數(shù)還是低電平計(jì)數(shù)。
異步FIFO之Verilog代碼實(shí)現(xiàn)案例
同步FIFO的意思是說FIFO的讀寫時(shí)鐘是同一個(gè)時(shí)鐘，不同于異步FIFO，異步FIFO的讀寫時(shí)鐘是完全異步的。同步FIFO的對外接口包括時(shí)鐘，清零，讀請...
隊(duì)列同樣可以保存類對象，這在驗(yàn)證環(huán)境中是非常有用的，下面是一個(gè)例子。
IC設(shè)計(jì)知識(shí)點(diǎn)：verilog定位手段之關(guān)鍵信號(hào)統(tǒng)計(jì)
在IC設(shè)計(jì)中，進(jìn)行需要對關(guān)鍵信號(hào)的特定狀態(tài)進(jìn)行計(jì)數(shù)，方便debug時(shí)進(jìn)行狀態(tài)判斷。如對流控、反壓等信號(hào)進(jìn)行計(jì)數(shù)。有時(shí)候需要進(jìn)行判斷，是高電平計(jì)數(shù)還是低電平計(jì)數(shù)。
2022-10-31 標(biāo)簽：IC設(shè)計(jì)Verilog 1358 0
SystemVerilog中的關(guān)聯(lián)數(shù)組
關(guān)聯(lián)數(shù)組實(shí)際上是一種查找表，內(nèi)存空間直到被使用時(shí)才會(huì)分配，每個(gè)數(shù)據(jù)項(xiàng)都會(huì)有一個(gè)特定的“鍵（索引）”，索引的類型不局限于整型。
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