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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫(xiě)，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

集中式的版本控制和分布式版本控制介紹

版本控制系統(tǒng)就是一種用于多人協(xié)同開(kāi)發(fā)的技術(shù)，可以管理我們對(duì)文件、目錄或工程等內(nèi)容的修改歷史，方便查看更改歷史記錄，還可以恢復(fù)以前的版本。

2022-10-14 標(biāo)簽：RTL 數(shù)字IC svn 2300 0

有沒(méi)有辦法像debug RTL代碼一樣將UVM中變量拉到波形上看呢？

我們常用的debug UVM的方法是通過(guò)打印log實(shí)現(xiàn)。有沒(méi)有辦法像 debug RTL代碼一樣將 UVM 中變量拉到波形上看呢？答案是有的，下面讓我們...

2023-06-29 標(biāo)簽：仿真器 RTL UVM 2279 0

Verilog狀態(tài)機(jī)的類(lèi)型

有限狀態(tài)機(jī)（Finite-State Machine，F(xiàn)SM），簡(jiǎn)稱(chēng)狀態(tài)機(jī)，是表示有限個(gè)狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動(dòng)作等行為的數(shù)學(xué)模型。

2023-06-01 標(biāo)簽：Verilog RTL 有限狀態(tài)機(jī) 2278 0

如何通過(guò)Vivado Synthesis中的URAM矩陣自動(dòng)流水線化來(lái)實(shí)現(xiàn)最佳時(shí)序性能

UltraRAM 原語(yǔ)（也稱(chēng)為 URAM）可在 Xilinx UltraScale + 架構(gòu)中使用，而且可用來(lái)高效地實(shí)現(xiàn)大容量深存儲(chǔ)器。由于大小和性能方...

2023-05-08 標(biāo)簽：存儲(chǔ)器 Xilinx 流水線 2272 0

關(guān)于RTL表達(dá)式和運(yùn)算符

經(jīng)過(guò)幾周的更新，SV核心部分用戶(hù)自定義類(lèi)型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。

2022-09-01 標(biāo)簽：硬件 RTL 移位器 2259 0

RTL表達(dá)式和運(yùn)算符

運(yùn)算符對(duì)操作數(shù)執(zhí)行操作。大多數(shù)運(yùn)算符都有兩個(gè)操作數(shù)。

2022-07-21 標(biāo)簽：硬件編碼 RTL 2257 0

IC設(shè)計(jì)全流程和要用到的EDA工具介紹

設(shè)計(jì)一款芯片，明確需求（功能和性能）之后，先由架構(gòu)工程師設(shè)計(jì)架構(gòu)，得出芯片設(shè)計(jì)方案，前端設(shè)計(jì)工程師形成RTL代碼，驗(yàn)證工程師進(jìn)行代碼驗(yàn)證，再通過(guò)后端設(shè)計(jì)...

2023-05-12 標(biāo)簽：電源 IC設(shè)計(jì)eda 2255 0

FPGA速度-面積互換原則設(shè)計(jì)

速度-面積互換原則是貫穿FPGA設(shè)計(jì)的重要原則：速度是指工程穩(wěn)定運(yùn)行所能達(dá)到的最高時(shí)鐘頻率，通常決定了FPGA內(nèi)部寄存器的運(yùn)行時(shí)序；面積是指工程運(yùn)行所消...

2023-06-09 標(biāo)簽：fpga FPGA設(shè)計(jì)寄存器 2235 0

RTL表達(dá)式和運(yùn)算符

經(jīng)過(guò)幾周的更新，SV核心部分用戶(hù)自定義類(lèi)型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。

2022-10-11 標(biāo)簽：RTL 運(yùn)算符 2229 0

低功耗設(shè)計(jì)基礎(chǔ)：Clock Gating

大多數(shù)低功耗設(shè)計(jì)手法在嚴(yán)格意義上說(shuō)并不是由后端控制的，Clock Gating也不例外。

2023-06-27 標(biāo)簽：寄存器 EDA工具 RTL 2228 0

詳解RTL設(shè)計(jì)中多時(shí)鐘域的處理方法

數(shù)字IC系統(tǒng)邏輯設(shè)計(jì)這部分主要介紹兩個(gè)方面，一個(gè)是RTL的設(shè)計(jì)基礎(chǔ);另一方面是verilog基本語(yǔ)法。這一篇文章主要介紹一下RTL的設(shè)計(jì)基礎(chǔ)。

2022-05-17 標(biāo)簽：寄存器 RTL 多時(shí)鐘域 2221 0

RTL設(shè)計(jì)方法學(xué)及設(shè)計(jì)原理之?dāng)?shù)字信號(hào)的類(lèi)型分析

理解了寄存器的原理，在了解實(shí)際電路設(shè)計(jì)方法之前，先讓我們了解一下，在數(shù)字集成電路設(shè)計(jì)時(shí)，需要處理一些什么樣的信號(hào)類(lèi)型，并且如何通過(guò)常用的電路結(jié)構(gòu)實(shí)現(xiàn)對(duì)這...

2023-08-01 標(biāo)簽：寄存器數(shù)字信號(hào)RTL 2185 0

如何避免組合邏輯程序中的意外鎖存

組合邏輯描述了門(mén)級(jí)電路，其中邏輯塊的輸出直接反映到該塊的輸入值的組合，例如，雙輸入AND門(mén)的輸出是兩個(gè)輸入的邏輯與。如果輸入值發(fā)生變化，輸出值將反映這一...

2022-12-15 標(biāo)簽：編程鎖存器 RTL 2170 0

Clock Domain Crossing跨時(shí)鐘域檢查

如今典型的SOC 芯片都功能復(fù)雜、接口豐富，在眾多復(fù)雜功能中不可能所有功能都同時(shí)工作，為了能耗，大多數(shù)SOC 芯片都會(huì)切分成多個(gè)電壓域

2023-06-28 標(biāo)簽：寄存器 SoC芯片 RTL 2169 0

探討always和always_ff的編碼風(fēng)格

數(shù)字門(mén)級(jí)電路可分為兩大類(lèi)：組合邏輯和時(shí)序邏輯。鎖存器是組合邏輯和時(shí)序邏輯的一個(gè)交叉點(diǎn)，在后面會(huì)作為單獨(dú)的主題處理。

2023-02-03 標(biāo)簽：鎖存器 RTL Verilog語(yǔ)言 2160 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)—計(jì)數(shù)器

在數(shù)字系統(tǒng)中，使用得最多的時(shí)序電路差不多就是計(jì)數(shù)器了。計(jì)數(shù)器不僅能夠用于對(duì)時(shí)鐘脈沖計(jì)數(shù)，還可以用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖、產(chǎn)生脈沖序列以及進(jìn)行數(shù)字運(yùn)算等等。

2023-10-09 標(biāo)簽：計(jì)數(shù)器時(shí)序電路 RTL 2150 0

利用硬件輔助工具加速芯片前端設(shè)計(jì)的功能性驗(yàn)證階段

軟件仿真(Simulation)，F(xiàn)PGA原型驗(yàn)證(FPGA Based Prototyping)和硬件仿真加速(Emulation)這三種有效的功能驗(yàn)...

2022-10-10 標(biāo)簽：FPGA設(shè)計(jì)RTL AHB總線 2148 0

分頻器之小數(shù)分頻設(shè)計(jì)

對(duì)于要求相位以及占空比嚴(yán)格的小數(shù)分頻，建議采用模擬電路實(shí)現(xiàn)。而使用數(shù)字電路實(shí)現(xiàn)只能保證盡量均勻，在長(zhǎng)時(shí)間內(nèi)進(jìn)行分頻。

2023-06-05 標(biāo)簽：模擬電路分頻器移位寄存器 2137 0

使用MATLAB和Simulink創(chuàng)建FPGA原型的最佳方法

芯片設(shè)計(jì)和驗(yàn)證工程師通常要為在硅片上實(shí)現(xiàn)的每一行RTL代碼寫(xiě)出多達(dá)10行測(cè)試平臺(tái)代碼。驗(yàn)證任務(wù)在設(shè)計(jì)周期內(nèi)可能會(huì)占用50%或更多的時(shí)間。盡管如此辛苦，...

2023-08-06 標(biāo)簽：fpga matlab 算法 2124 0

看看4種不同類(lèi)型的CPU漏洞

在設(shè)計(jì)一個(gè)復(fù)雜的處理器內(nèi)核時(shí)，可能會(huì)出現(xiàn)1000到2000個(gè)不等的bug，經(jīng)驗(yàn)告訴我們這是事實(shí)，盡管這個(gè)數(shù)字聽(tīng)上去難以置信。

2023-04-20 標(biāo)簽：處理器發(fā)生器 RTL 2112 0

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