本文介紹了FPGA的完整設(shè)計(jì)流程，其中包括電路設(shè)計(jì)與輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實(shí)現(xiàn)與布局布線、時(shí)序仿真、板級(jí)仿真與臉證、調(diào)試與加載配置等主要步珠。并通過(guò)一個(gè)8-bit RISC CPU 的設(shè)計(jì)來(lái)例系統(tǒng)地介紹了利用多種EDA工具進(jìn)行 FPGA協(xié)同設(shè)計(jì)的實(shí)現(xiàn)原理及方法近年來(lái)，隨著微電子學(xué)的迅速發(fā)展以及SoC（System on Chip ，片上系統(tǒng)） 技術(shù)在設(shè)計(jì)領(lǐng)域引起的深刻變革，EDA（Electornic Design Automatic ，電子設(shè)計(jì)自動(dòng)化） 工具在系統(tǒng)設(shè)計(jì)中的地位愈發(fā)重要。特別是20 世紀(jì)90 年代后，電子系統(tǒng)已經(jīng)由電路板級(jí)發(fā)展為ASIC（Application SpecificIntegrated Circuit ，專用集成電路），F(xiàn)PGA（Field Porgrammable Gate Array ，現(xiàn)場(chǎng)可編程門陣列） 以及嵌人式系統(tǒng)等多種模式，其中FPGA設(shè)計(jì)正是當(dāng)前數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中的重要方式之一。

　　本文以Altera 公司的FPGA為目標(biāo)器件，通過(guò)一個(gè)8-bit RISC CPU 的設(shè)計(jì)實(shí)例，系統(tǒng)地介紹了FPGA的完整設(shè)計(jì)流程以及開(kāi)發(fā)過(guò)程中用到的多種EDA工具，包括Modelsim，Synplify，QuatrusII ，并重點(diǎn)說(shuō)明如何使用這些EDA工具進(jìn)行協(xié)同設(shè)計(jì)。1FPGA 的設(shè)計(jì)流程一般來(lái)說(shuō)，完整的FPGA設(shè)計(jì)流程包括電路設(shè)計(jì)與輸人、功能仿真、綜合優(yōu)化、綜合后仿真、實(shí)現(xiàn)與布局布線、時(shí)序仿真、板級(jí)仿真與驗(yàn)證、調(diào)試與加載配置等主要步驟，如圖1 所示。電路設(shè)計(jì)與輸人是指通過(guò)某些規(guī)范的描述方式，將工程師的電路構(gòu)思輸人給EDA工具，常用的設(shè)計(jì)方法有HDL（Hardwaer Description Language，硬件描述語(yǔ)言） 設(shè)計(jì)輸人法與原理圖設(shè)計(jì)輸人法。目前進(jìn)行大型工程設(shè)計(jì)時(shí)，最常用的設(shè)計(jì)方法是HDL設(shè)計(jì)輸人法，它利于自頂向下設(shè)計(jì)以及模塊的劃分與復(fù)用，可移植性和通用性好，設(shè)計(jì)不因芯片的工藝與結(jié)構(gòu)的不同而變化，更利于向ASIC移植。