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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>FPGA視頻教程之Verilog語(yǔ)法基礎(chǔ)的詳細(xì)資料說(shuō)明

      FPGA視頻教程之Verilog語(yǔ)法基礎(chǔ)的詳細(xì)資料說(shuō)明

      2019-03-01 | rar | 0.00 MB | 次下載 | 免費(fèi)

      資料介紹

      本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA視頻教程之Verilog語(yǔ)法基礎(chǔ)的詳細(xì)資料說(shuō)明。

      知道Verilog HDL語(yǔ)言的起源。理解語(yǔ)言基礎(chǔ)。

      使用Verilog HDL構(gòu)建模塊（設(shè)計(jì)單元），包括模塊、端口、處理和分配等。

      能夠 對(duì)代碼類(lèi)型進(jìn)行建模，包括行為代碼類(lèi)型和結(jié)構(gòu)代碼類(lèi)型。

      理解Verilog HDL設(shè)計(jì)方法，以及仿真模型和綜合模型之間的不同。

      　　簡(jiǎn)單的verilog實(shí)例

      　　1.一個(gè)簡(jiǎn)單的與門(mén)邏輯實(shí)現(xiàn)a=b&c;

      　　2.四位的計(jì)數(shù)器，在時(shí)鐘節(jié)拍的控制下實(shí)現(xiàn)0-15循環(huán)計(jì)數(shù)，并將計(jì)數(shù)結(jié)果輸出;

      　　概要

      　　Verilog HDL簡(jiǎn)介

      　　Verilog HDL模型的基本結(jié)構(gòu)

      　　Verilog HDL模塊的組成

      　　端口

      　　數(shù)據(jù)類(lèi)型

      　　賦值

      　　操作符

      　　行為建模

      　　連續(xù)賦值

      　　進(jìn)程模塊

      　　任務(wù)和函數(shù)

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