1 引 言

隨著信息需求量的增大，網(wǎng)絡都逐漸朝著綜合化、寬帶化方向發(fā)展。數(shù)據(jù)速率的提高，對于數(shù)字信號處理的速度和質(zhì)量的要求也越來越高。

在數(shù)字基帶傳輸系統(tǒng)中，為使基帶數(shù)據(jù)傳輸獲得足夠小的誤碼率，必須使碼間干擾和噪聲的綜合影響最小。奈奎斯特第一準則指出了要消除碼間干擾，系統(tǒng)從發(fā)送濾波器經(jīng)信道到接收濾波器總的傳輸特性所應滿足的條件。根據(jù)這一傳輸特性，實際系統(tǒng)一般采用具有升余弦滾降特性的濾波器作為發(fā)送濾波器。在第三代移動通信中，信號的碼片速率高，頻譜旁瓣大，在傳輸時容易產(chǎn)生鄰道干擾，影響系統(tǒng)容量。如果在發(fā)送前，采用奈奎斯特（Nyquist）FIR濾波器將數(shù)字基帶信號進行成形濾波，壓縮旁瓣，可以大大減小干擾的影響，從而降低誤碼率。因此，濾波器的設計在通信系統(tǒng)中占有重要的地位，它的性能將直接影響整個通信系統(tǒng)的性能指標。本文在對濾波器進行研究的基礎上，利用窗函數(shù)設計了一種奈奎斯特升余弦數(shù)字濾波器，并用硬件語言編程進行了FPGA實現(xiàn)。

2工作原理及結構

在數(shù)字信號傳輸過程中，我們只要求特定時刻的波形幅值如何無失真的傳送，而不必要整個波形無失真。奈奎斯特第一準則，又稱第一無失真條件告訴我們：如果信號經(jīng)傳輸后整個波形發(fā)生了變化，但只要其特定點的抽樣值保持不變，那么用再次抽樣的方法，仍然可以準確無誤得恢復原始信碼。我們可以求出滿足奈奎斯特準則的成形濾波器，在實際中得到廣泛應用的是幅度頻率響應具有奇對稱升余弦形狀過渡帶的一類濾波器，通常稱之為升余弦濾波器。

為了減小或消除碼間干擾的影響，濾波器的傳輸特性的過渡帶應設計成具有升余弦滾降特性即設計成奈奎斯特FIR成形濾波器。具有升余弦滾降特性的濾波器傳輸函數(shù)為：

取滾降系數(shù)α＝0.22，則取樣頻率根據(jù)上式可知應大于2.44倍輸入碼片速率，我們?nèi)?，取FIR濾波器的有限長度N為33，調(diào)用Matlab中的庫函數(shù)rcosfir可以得到其頻域和時域分析圖：

根據(jù)Matlab的分析結果，阻帶最小衰減為33.983085dB，滿足設計要求。由于存在量化誤差，需要把量化前后的頻率響應對比，看量化后的頻譜特性是否滿足設計指標，從而決定量化的比特數(shù)，同時也可能要求對濾波器的階數(shù)調(diào)整。在滿足頻譜要求的前提下盡可能的減小量化比特數(shù)和濾波器的階數(shù)，以方便設計的實現(xiàn)。成形濾波器如果選用直接型需要33次乘法和30次加法，利用了平方根升余弦滾降濾波器的系數(shù)對稱性，選擇分布式算法，可以減少大約一半的乘法運算，則使33次乘法減少為16次，總的運算量大大減小。

3 FPGA實現(xiàn)及結構說明

3.1 FPGA總體結構

要設計的濾波器為33階FIR根升余旋濾波器，假設輸入取樣數(shù)據(jù)速率為3.84M，濾波器的主時鐘只要能夠達到76.8M，便能夠使每個數(shù)據(jù)在濾波器里面的計算時間為20個時鐘周期，這樣做主要是考慮到要使乘法器的使用個數(shù)減少（本設計中使用了2個乘法器），提高乘法器的使用效率。由于在濾波器的實現(xiàn)過程中，有大量的乘、加運算，所以為了達到較高的時鐘頻率，必須在運算的過程中使用流水線方法。

利用分布式算法，所設計的濾波器劃分成了三個主要的模塊，如下圖所示。其中，fir_counter模塊主要完成一個計數(shù)的功能，輸出的計數(shù)結果控制另外兩個模塊的運行；fir_ctrl完成輸入數(shù)據(jù)移位以及送入乘法器的數(shù)據(jù)的選擇；fir_acc則完成乘累加功能并輸出最后的結果。

計數(shù)模塊：計數(shù)器輸出總線寬度為5bits，數(shù)據(jù)大小為0～31，在沒有din_valid（輸入有效信號）信號的情況下，計數(shù)器輸出會從0到31重復輸出

從下面的仿真圖中也可以看出，計數(shù)器在din_valid信號控制下的計數(shù)過程。 數(shù)據(jù)控制模塊：該模塊完成的主要功能首先是將輸入的數(shù)據(jù)保存在寄存器里面，進行移位，然后將所保存的33個最近輸入數(shù)據(jù)對折相加，放到另外的寄存器里面。接著根據(jù)計數(shù)器結果，將相應的對折數(shù)據(jù)和濾波器抽頭系數(shù)輸出作為后面乘累加運算的輸入數(shù)據(jù)。下面的硬件框圖可以現(xiàn)實該部分的主要算法。

在代碼的編寫上，主要由一個狀態(tài)機實現(xiàn)，分為Idle和Work兩個狀態(tài)，狀態(tài)為Idle時，處于空閑狀態(tài)，乘法器輸出為0，當din_valid信號為“1”時，觸發(fā)狀態(tài)機進行跳轉(zhuǎn)，Idle－》Work ，同時將濾波器輸入數(shù)據(jù)存入寄存器并進行移位。進入Work狀態(tài)后，根據(jù)計數(shù)信號的值進行各種選擇運算。

從下面的仿真圖中可以看出狀態(tài)機隨輸入有效信號信號和計數(shù)信號變化而發(fā)生的跳轉(zhuǎn)。其中，狀態(tài)（state）為高電平時表示狀態(tài)Work，為低電平則表示狀態(tài)Idle。

乘累加模塊：該模塊主要功能是完成mult_x1與mult_y1以及mult_x2與mult_y2的乘操作以后把兩個乘法器的輸出送入累加器，完成循環(huán)累加工作。控制該部分的主要關鍵是一個計數(shù)器和一個輸出有效信號，每20個時鐘輸出一次數(shù)據(jù)。具體計數(shù)過程和輸出有效控制如下：

3.2 仿真驗證

所使用的仿真工具為ModelSim，上面的波形截圖便是來自ModelSim的wave窗口。我們用同樣的輸入數(shù)據(jù)，分別用ModelSim和Matlab進行仿真，將仿真結果進行比較，得到幾乎相同的結果。（由于輸入的濾波數(shù)據(jù)為隨機產(chǎn)生的數(shù)據(jù)，所以得到的結果沒有什么規(guī)律性可言。）

4 結 論

利用窗函數(shù)設計FIR濾波器的原則是：一是選擇主瓣較寬的窗函數(shù)，從而加大阻帶的衰減，保證通帶的平穩(wěn)，二是在保證阻帶最小衰減指標的情況下，適當增加列長Ｎ值，使過度帶窄一些。但Ｎ值的變化同時影響過度帶和主瓣的變寬或變窄，另外選擇主瓣較寬的窗函數(shù)時（同等N值下），其過度帶就寬一些了，可見這兩個設計原則是無法同時滿足的，這一結論可從上面的設計示例中得到驗證。因此設計FIR濾波器時，應根據(jù)技術指標，通過多次試驗，找到合適的窗函數(shù)和N值 。本文作者的創(chuàng)新點是在原有的濾波器優(yōu)化結構的理論基礎之上對FIR濾波器的硬件模塊進行的了設計，選取Verilog HDL語言進行硬件模塊劃分，分程序進行實現(xiàn)，同時選取盡量少的乘法器，盡可能的優(yōu)化結構是關鍵，以達到節(jié)約成本簡化工序的效果。

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