英特爾的制造歷史非常成功。垂直整合意味著它可以節(jié)約成本，但也可以根據(jù)自己的需要調(diào)整生產(chǎn)工藝，而不需要依賴外部公司進(jìn)行調(diào)整。早在2005年65nm工藝之后，英特爾就采取了“Tick-Tock”戰(zhàn)略，這意味著英特爾將在新一代產(chǎn)品上發(fā)布新的工藝技術(shù)或新的處理器微架構(gòu)。這使英特爾既可以從新的微架構(gòu)中獲得更快的處理器設(shè)計(jì)的好處，也可以從更小的工藝節(jié)點(diǎn)中獲得好處，從而允許更低的電壓、更低的功耗和更小的晶體管來添加新功能。

在此期間，英特爾舉行了一年一度的英特爾開發(fā)者論壇會議，即IDF。IDF是英特爾展示其最新和最偉大的產(chǎn)品，以及談?wù)撐磥砬熬暗囊粓鼍收钩觥Ｋ€允許記者和開發(fā)人員發(fā)現(xiàn)英特爾為加速計(jì)算機(jī)代碼和項(xiàng)目而構(gòu)建的有趣的技術(shù)優(yōu)勢和平臺，并能夠充分利用每一代產(chǎn)品的額外性能或額外能力，使產(chǎn)品平臺達(dá)到頂峰，并討論未來的產(chǎn)品線和功能。

如圖所示，每個(gè)組合'Tick-Tock'被設(shè)計(jì)為兩年左右。Tick是新的工藝節(jié)點(diǎn)，Tock是新的微架構(gòu)。那個(gè)時(shí)代的著名評論之一是“真正的人并不tick tock，而是tock tock tock”（‘real men don’t tick tock, they tock tock tock’）。這意味著，從長遠(yuǎn)來看，微架構(gòu)的改進(jìn)比新工藝節(jié)點(diǎn)更重要。

值得注意的是，英特爾通常會把他們的開發(fā)和研究模型用于下一個(gè)十年的產(chǎn)品，提供可能導(dǎo)致下一個(gè)計(jì)算范式的可見性和實(shí)現(xiàn)。在這張2010年投資者大會上的幻燈片中，我們看到英特爾在2011年開發(fā)了22nm，預(yù)計(jì)2013年將達(dá)到“15nm”，2015年將達(dá)到“11nm”，2017年將達(dá)到“8nm”。這些名稱不同于我們今天所稱的14nm、10nm和7nm，這可能是由于“國際半導(dǎo)體技術(shù)路線圖”(ITRS)報(bào)告最初將這些節(jié)點(diǎn)列為15、11和8。它很快就切換到了下面的幻燈片：

在這里，我們可以看到英特爾正在進(jìn)行的一些工作：3D晶體管、計(jì)算光刻（computational lithography）、互連（interconnects）、III-V族半導(dǎo)體材料、含鍺的高K金屬柵極（High-K metal gates with Germanium）、密集SRAM、光學(xué)互連（Optical Interconnects）、材料合成和nm線。到2019年，這些項(xiàng)目中的全部、某些、或少數(shù)幾個(gè)仍在發(fā)揮作用。

英特爾經(jīng)常利用這些技術(shù)來衡量其在市場上與代工企業(yè)（如臺積電、GlobalFoundries和三星）競爭時(shí)的行業(yè)實(shí)力。在這張2014年的幻燈片中，我們看到英特爾在硅—鍺應(yīng)變硅（Silicon-Germanium strained silicon）領(lǐng)域領(lǐng)先3.25年，在高K金屬柵極技術(shù)（High-K metal gate technology）領(lǐng)域領(lǐng)先3.75年，在三柵晶體管（tri-gate transistors）領(lǐng)域領(lǐng)先3.5年，在向FinFET過渡方面也是如此。英特爾在22nm推出了FinFET，而業(yè)內(nèi)其他公司則在16nm推出了FinFET。

值得注意的是，在2014年的圖表中，英特爾將14nm列為2014年的技術(shù)，將10nm列為2016年的技術(shù)。

從2010年開始，英特爾為其微架構(gòu)引入了Core品牌，這種架構(gòu)在今天仍然很流行（盡管經(jīng)過了許多代的改進(jìn)）。在2012年左右，英特爾預(yù)計(jì)至少還會在未來數(shù)年里保持這種狀態(tài)，從32nm遷移到22nm，然后再遷移到14nm和10nm。不幸的是，英特爾推遲了14nm的上市。

盡管最初是2013年的產(chǎn)品，但是14nm的良品率低于目標(biāo)，與22nm相比，很明顯，向下一代FinFET的躍遷越來越難以實(shí)現(xiàn)，密度的增加、有功功率的降低和“性能/瓦特”值的提高都隨之變得越來越難。2013年11月的此時(shí)，英特爾預(yù)計(jì)14nm第一季度的良品率將追上22nm。然而，14nm并不只是推遲到2014年初而已。

2014年中期，英特爾公布了這一圖表，圖表顯示，即使有預(yù)期的進(jìn)展，14nm也無法在2015年達(dá)到22nm的良品率。然而，這里的關(guān)鍵是PRQ日期（生產(chǎn)發(fā)布資格日期），這意味著英特爾非常滿意，產(chǎn)量足夠高，芯片性能適合零售產(chǎn)品。英特爾在2014年8月深入研究了它的14nm技術(shù)，Ryan在這里寫了一篇很棒的文章。其中的細(xì)節(jié)是關(guān)鍵，可以讓我們真正看出為什么14nm比22nm更難。

14nm的首批產(chǎn)品是'Broadwell-Y'系列處理器的最小設(shè)計(jì)。由于新工藝的功耗降低，這些4.5W處理器被用于支持更輕薄的移動設(shè)備。最終，這些芯片更易于制造（良品率隨著芯片尺寸的增大而降低），使英特爾能夠開始銷售處理器，盡管缺陷率高于預(yù)期。這些處理器于2014年9月/10月正式上市。

最終在2015年，我們從英特爾的14nm工藝中看到了更大的東西。2015年6月，我們看到了第一代14nm處理器的中端筆記本和筆記本處理器的發(fā)布，2015年6月推出了更高性能的Core i7處理器。英特爾確實(shí)在2015年6月推出了兩款臺式機(jī)處理器，作為Broadwell系列的一部分，即Corei7-5775R和Corei5-7675R，但它們并未廣泛使用，壽命也很短。更加成功的第二代14nm處理器Skylake于2015年8月在臺式機(jī)上推出，搭載了幾個(gè)高端部件，隨后在該年的第三季度/第四季度推出了剩余產(chǎn)品。

在業(yè)內(nèi)人士看來，英特爾在Broadwell和其第一代14nm工藝上遇到如此大麻煩的主要原因之一是集成顯卡。報(bào)告指出，英特爾公司14nm的高性能晶體管并不適合最新顯卡庫的高頻設(shè)計(jì)，有一份報(bào)告稱，英特爾已經(jīng)承諾了一定的顯卡性能水平，但未能實(shí)現(xiàn)，最終導(dǎo)致推出的產(chǎn)品的顯卡性能低于預(yù)期。隨著時(shí)間的推移，英特爾已經(jīng)改進(jìn)了其14nm工藝以恢復(fù)該頻率（這需要幾代產(chǎn)品），盡管這一問題也將在我們關(guān)于10nm工藝的討論中。

這是英特爾2015年的官方路線圖：

在這里，我們看到了2014年底推出的用于移動處理器的14nm Broadwell，以及Broadwell對傳統(tǒng)臺式機(jī)的完全拒絕，直到2015年第二季度與Skylake一起直接進(jìn)入第二代14nm?，F(xiàn)在我想讓大家注意綠色的部分。根據(jù)英特爾的Tick Tock流程，第一代10nm工藝Cannon Lake將很快跟隨Skylake，于2016年第二季度發(fā)布。

如果英特爾的目標(biāo)是在2016年第二季度推出10nm工藝產(chǎn)品，那在當(dāng)時(shí)似乎是非常合理的，因?yàn)樵?015年初，英特爾在2月份的國際固態(tài)電路會議(ISSCC)上進(jìn)行了一系列慣常的討論和演示。作為這些演示的一部分，10nm是其中的關(guān)鍵部分，英特爾表示，雖然10nm的掩膜層數(shù)將超過14nm，但英特爾預(yù)計(jì)，10nm上市時(shí)不會出現(xiàn)14nm的延遲。我們當(dāng)時(shí)特別報(bào)告說：

”我們被告知，英特爾已經(jīng)了解到14nm開發(fā)復(fù)雜性的增加需要更多的內(nèi)部測試階段和掩模，這是延遲發(fā)布的主要原因，同時(shí)也需要足夠的良品率來推動發(fā)布。因此，英特爾正在改進(jìn)每個(gè)階段的效率測試，并加快晶片及其測試協(xié)議的傳輸，以避免延遲。英特爾告訴我們，由于這些調(diào)整，他們的10nm試制線比14nm快50%。因此，雖然在10nm處增加的掩膜步驟最終會增加固定成本，但英特爾仍然表示，他們的方法可以降低每個(gè)晶體管的成本，而不需要全新的圖案化工藝。

在這一點(diǎn)上，關(guān)鍵部分是英特爾已經(jīng)確定了它的14nm在哪里出了問題，并準(zhǔn)備好在其10nm的開發(fā)中消除這些瓶頸。英特爾表示，10nm工藝將伴隨著創(chuàng)新，然而，但超過7nm將需要英特爾逐步推出的新材料和工藝。在ISSCC之后，英特爾于2015年中后期推出了14nm的Skylake。

英特爾在2016年3月的一份報(bào)告中顯示，10nm Cannon Lake尚未準(zhǔn)備就緒。英特爾在其年度10-K文件中發(fā)布了以下聲明：

作為我們研發(fā)工作的一部分，我們計(jì)劃為臺式機(jī)、筆記本電腦（包括Ultrabook設(shè)備和二合一系統(tǒng)）和Xeon處理器定期引入一種新的英特爾Core微架構(gòu)。我們希望能夠延長我們的14nm和下一代10nm工藝技術(shù)的使用時(shí)間，進(jìn)一步優(yōu)化我們的產(chǎn)品和工藝技術(shù)，同時(shí)滿足每年產(chǎn)品上市的節(jié)奏。

這意味著英特爾在為14nm延長產(chǎn)品周期。英特爾著名的Tick-Tock節(jié)奏曾為他們服務(wù)過好幾個(gè)周期，現(xiàn)在Tick-Tock正被拆分為“流程架構(gòu)優(yōu)化”(Process Architecture Optimization)策略。在這個(gè)標(biāo)題下，英特爾將在一個(gè)給定的工藝節(jié)點(diǎn)下發(fā)布三個(gè)版本的處理器：一個(gè)專注于遷移到新工藝，一個(gè)引入新的微架構(gòu)，一個(gè)優(yōu)化流程和架構(gòu)。

對于路線圖和產(chǎn)品線，這意味著第二代14nm的Skylake將過渡到第三代14nm的KabyLake。官方將這種工藝優(yōu)化命名為“14nm+”，加號表明它有一點(diǎn)額外的東西。很明顯，新工藝改善了晶體管通道的應(yīng)變以及其他一些微小的改進(jìn)，使英特爾能夠在不增加電容的情況下從設(shè)計(jì)中多提取100-300 MHz。整體改善可增加12%的驅(qū)動電流，從而提高性能。

Kaby Lake于2016年8月正式推出，再次從4.5W部件開始，臺式機(jī)處理器將于2017年1月推出。

2017年伊始，英特爾在CES上舉辦了一場關(guān)于VR的演講。在快結(jié)束的時(shí)候，CEO展示了一臺二合一筆記本電腦，他說是10nm工藝。這是我們見過的第一次10nm的展示。設(shè)備沒有運(yùn)行任何東西，只展示了幾秒鐘。

這是在演講的前兩分鐘內(nèi)發(fā)生的，前首席執(zhí)行官Brian Krzanich明確表示英特爾將在今年年底前出貨10nm。

不久之后，在2017年2月的英特爾投資者日，英特爾對來年的產(chǎn)品組合投下了一顆重磅炸彈。英特爾宣布，數(shù)據(jù)中心將首先遷移到新的工藝節(jié)點(diǎn)(后來澄清為10 nm+)，并將在14nm處對其消費(fèi)產(chǎn)品線進(jìn)行另一次調(diào)整。在一代產(chǎn)品中，英特爾的“流程-架構(gòu)-優(yōu)化”得到了雙倍的優(yōu)化。

這將標(biāo)志著英特爾的第四代14nm產(chǎn)品Coffee Lake于2017年5月正式推出。第四代14nm甚至被貼上了“14nm++”的工藝標(biāo)簽，排在Broadwell (14nm)、Skylake (14nm)和Kaby Lake (14nm+)之后。我們?nèi)栽诘却谝淮?0nm的消息，Cannon Lake預(yù)計(jì)將首先在手機(jī)處理器上亮相。請記住，最初預(yù)測的10nm工藝是2015年，所以英特爾在這一點(diǎn)上晚了兩年。

在2017年2月的投資者日之后，英特爾于2017年3月底舉辦了第一次英特爾制造日。英特爾詳細(xì)介紹了其10nm計(jì)劃，特別是將一些新技術(shù)設(shè)計(jì)集成到其10nm工藝中。當(dāng)時(shí)的首席技術(shù)官Stacy Smith、Mark Bohr、Murthy Renduchintala博士、Ruth Brain和Kaizad Mistry做了報(bào)告，重點(diǎn)介紹了英特爾的最新技術(shù)和代工工藝。

Mark Bohr關(guān)于摩爾定律的演講

我們將在下一頁詳細(xì)介紹10nm的具體細(xì)節(jié)，然而制造日受到了媒體和分析師的熱烈歡迎。英特爾解釋說，它專注于晶體管密度的改善，展示了鰭片間距、金屬間距、單元高度和柵極間距的改進(jìn)，以及單個(gè)虛擬柵極（single dummy gates）和有源柵極上接觸（Contact Over Active Gate，COAG）等新技術(shù)。關(guān)鍵的一點(diǎn)是，英特爾的目標(biāo)是采用10nm工藝，達(dá)到每平方毫米1億個(gè)晶體管，這將使其能夠保持領(lǐng)先其他代工廠產(chǎn)品3.5年的優(yōu)勢，英特爾預(yù)測他們自己的10nm產(chǎn)品將優(yōu)于臺積電/GF/三星的7nm。媒體中的一些人對這些數(shù)字感到震驚，而其他人則對此沒什么印象，他們指出是英特爾的嘮叨啰嗦才讓這些數(shù)字有意義。

另一個(gè)值得注意的是，在對10nm制程保持沉默一段時(shí)間后，英特爾開始向市場開放。然而，公司很快又恢復(fù)了平靜。

在制造日之后，我們看到了Coffee Lake的發(fā)布，但是關(guān)于10nm的下一次更新是在8月中旬，Intel宣布了第二代10nm的名字：Ice Lake。

Ice Lake處理器系列是第8代Intel?Core?處理器系列的后續(xù)產(chǎn)品。這些處理器采用了英特爾行業(yè)領(lǐng)先的10nm+工藝技術(shù)。

正如當(dāng)時(shí)所提到的，宣布n+2處理器家族的名字似乎有點(diǎn)奇怪，尤其是考慮到第一代10nm處理器已經(jīng)推遲了至少兩次，而且還沒有發(fā)布。后來事情變得明顯了，2018年中期，第一代10nm產(chǎn)品Ice Lake命名被推出，用于英特爾Xeon服務(wù)器系列產(chǎn)品。

今年9月，英特爾在北京再次舉辦了“制造日”活動，再次討論了其在工藝技術(shù)領(lǐng)域的領(lǐng)先地位和即將到來的10nm“革命”。除了在舞臺上和活動的分組會議中展示的10nm晶圓外，此次活動沒有任何新消息。

基于這個(gè)晶圓，我們估計(jì)2 + 2（帶有GT2顯卡驅(qū)動的雙核）配置的芯片面積約為70.5 mm2。事實(shí)證明這是一個(gè)非常準(zhǔn)確的估計(jì)。 盡管如此，模式已經(jīng)確定：我們應(yīng)該會看到2+2配置的10nm芯片作為第一個(gè)10nm芯片上市。在這一點(diǎn)上，我們?nèi)匀活A(yù)計(jì)英特爾的Cannon Lake將是一個(gè)完整的產(chǎn)品系列的一部分。

9月之后，英特爾再次陷入了沉默。2017年剩下的日子來來往往，公司幾乎沒有透露多少信息。到了12月，除了在IEDM會議上更新了部分10nm工藝設(shè)計(jì)，英特爾的研發(fā)工作沒有任何消息，英特爾似乎沒有實(shí)現(xiàn)2017年推出10nm工藝的目標(biāo)。1月初是一年一度的國際消費(fèi)電子展(CES)，英特爾在展會上做了主題演講，所以屆時(shí)我們可能會聽到一些東西。

由前首席執(zhí)行官Brian Krzanich主持的英特爾CES 2018主題演講非常盛大。會上提到了最近剛剛宣布的Spectre和Meltdown安全問題，但這次活動的重點(diǎn)是英特爾的客戶，以及華麗的無人機(jī)、3D視頻、人工智能和LED。

演講提到了英特爾在神經(jīng)形態(tài)計(jì)算和量子計(jì)算方面的工作，并在舞臺上展示了一個(gè)量子芯片。盡管這位首席執(zhí)行官在2017年國際消費(fèi)電子展(CES 2017)上宣布將在年底前出貨，但他在2018年的整個(gè)主題演講中都沒有提到這一話題。有些事情正在醞釀中。我們和英特爾的發(fā)言人說了幾句話，他們告訴我們第二天早上8點(diǎn)在英特爾的展臺進(jìn)行一次小型演講。

在這個(gè)小型演講中，客戶端計(jì)算組的高級副總裁Gregory Bryant花了10分鐘時(shí)間討論了英特爾如何實(shí)現(xiàn)其為用戶帶來最佳計(jì)算體驗(yàn)的目標(biāo)。老實(shí)說，這是一堆廢話。然后，在10分鐘演講的最后一句話中，他講到了10nm的最新消息，稱公司已經(jīng)在2017年出貨以獲取收入。然后演講結(jié)束了，沒有詳細(xì)說明細(xì)節(jié)、范圍、客戶或任何東西。

高級副總裁Gregory Bryant簡短地提到了10nm

我們都認(rèn)為這有點(diǎn)奇怪。 我們知道Cannon Lake是一款消費(fèi)類產(chǎn)品，所以這并不是英特爾在發(fā)布服務(wù)器處理器之前就將其交付給頂級客戶的情況(這是一種常見的做法)。但英特爾在這一點(diǎn)上給我們的配置、性能、定價(jià)的細(xì)節(jié)非常少。對于一家為自己的工程技術(shù)實(shí)力感到自豪的公司來說，這是一份極其低調(diào)的聲明。我們確實(shí)非常懷疑。

下一次提到Cannon Lake是在2018年2月，當(dāng)時(shí)英特爾在官方文件中意外披露，它更新了兩個(gè)Cannon Lake處理器的微代碼。此更新旨在緩解某些Spectre和Meltdown漏洞，以某種方式確認(rèn)該系列處理器的硬件設(shè)計(jì)已完成。

同樣在2018年2月的ISSCC會議上，Intel再次展示了10nm。這次演講的焦點(diǎn)再次集中在密度上，在這個(gè)例子中，SRAM單元展示了0.63x的微縮。

幾個(gè)月后，也就是2018年5月，我們?nèi)匀粵]有收到英特爾的任何消息。英特爾要在2017年“出貨”，但到2018年中期仍然沒有產(chǎn)品，這讓人更加怪異。直到我們看到聯(lián)想(Lenovo)在中國銷售的一款教育類筆記本電腦的廣告，我們才相信它真的存在。

聯(lián)想IdeaPad 330-15ICN包含i3-8121U，它仍然是迄今為止唯一一款“推出”的Cannon Lake處理器。 這臺15.6英寸的機(jī)器體積龐大，配有一塊小電池和一塊13×7英寸的顯示屏，是為教學(xué)設(shè)計(jì)的。通常情況下，這樣的教學(xué)設(shè)備不會進(jìn)入零售渠道，但是由于某種原因(因?yàn)槭窃谥袊?，它是向公眾開放的。

該設(shè)備的配置從4GB內(nèi)存和HDD，到8GB內(nèi)存和SSD/HDD。 它還帶有獨(dú)立顯卡，而不是集成顯卡，根據(jù)配置價(jià)格從445美元到580美元不等。我請了一些在中國有熟人的朋友幫忙，兩個(gè)月后，我們的東西到了。這就是我們今天在這里回顧的東西。但這并不是英特爾10nm產(chǎn)品的結(jié)束。此時(shí)，英特爾仍然沒有告訴我們?nèi)魏斡嘘P(guān)Cannon Lake處理器內(nèi)部的信息。

直到我們主動發(fā)布了這款筆記本電腦上市的消息，英特爾才開始談?wù)撨@款處理器。 它的ARK頁面（英特爾的處理器在線數(shù)據(jù)庫）現(xiàn)在已向公眾開放，并顯示該處理器于2018年第二季度正式推出。這是一款雙核15W處理器，其集成顯卡已禁用，始終頻率低于Kaby Lake 15W處理器。人們提出了許多問題，比如新的10nm工藝的紙面效率要低于上一代處理器。英特爾仍然拒絕討論硬件的具體變化，或預(yù)期的性能數(shù)據(jù)。

后來我們證實(shí)了顯卡確實(shí)是融合在一起的。英特爾的官方說法是，這款處理器是針對特定的目標(biāo)市場發(fā)布的，它滿足了所要求的功能。即使到了2019年，這個(gè)市場到底是什么，在什么價(jià)位，仍然是個(gè)謎。然而，一些分析人士認(rèn)為，這些顯卡就像一個(gè)走出門的蠢貨，因?yàn)樗鼈兊牧计仿试诮?jīng)濟(jì)上是不可行的，而且這種芯片對于它最終進(jìn)入的產(chǎn)品領(lǐng)域在商業(yè)上沒有任何意義，它進(jìn)入市場只是為了兌現(xiàn)對投資者的承諾。

從5月到8月，英特爾沒有宣布任何與10nm相關(guān)的新處理器或設(shè)備。然而，Charlie在SemiAccurate上發(fā)表的消息顯示，目前提出的英特爾10nm工藝存在問題。他報(bào)告說，英特爾的Cannon Lake 10nm CPU的良品率低于10％，遠(yuǎn)低于英特爾此前預(yù)期的60％。他指出，這個(gè)過程中有幾個(gè)問題遠(yuǎn)遠(yuǎn)落后于計(jì)劃和預(yù)期的性能：SAQP、COAG、Cobalt和Tuning——如果不解決這些問題，每個(gè)問題都可能成為一個(gè)潛在的阻礙(我們將在下一頁討論這些問題)。構(gòu)建芯片是一種多變量策略，轉(zhuǎn)動一個(gè)撥盤以在一個(gè)方向上獲得更好的特性可能會導(dǎo)致設(shè)計(jì)的其他三個(gè)屬性變得更糟，找到平衡是關(guān)鍵。使這一過程更加困難的是半導(dǎo)體工廠變得激進(jìn)，并且同時(shí)實(shí)施了許多變化，這一直是英特爾發(fā)布的關(guān)于10nm消息的關(guān)鍵部分。

Charlie的報(bào)告顯示，英特爾目前設(shè)計(jì)的10nm工藝遇到了很大的困難，這是沒有達(dá)到生產(chǎn)目標(biāo)的主要原因，也是為什么迄今為止唯一的10nm處理器是一個(gè)低時(shí)鐘、無顯卡版本的晦澀模糊的器件。

在該報(bào)告發(fā)布后的幾天內(nèi)，英特爾在圣克拉拉舉行了一次數(shù)據(jù)中心峰會，并宣布將以Ice Lake Xeon Scalable(Ice Lake-SP)的形式將10nm技術(shù)引入企業(yè)市場。它將在14nm的Cascade Lake（2018年，實(shí)際上到了2019年才發(fā)布）和14nm的Cooper Lake（2019年）之后發(fā)布。

英特爾此時(shí)對10nm工藝的問題諱莫如深。盡管一再要求英特爾確認(rèn)他們打算在Ice Lake-SP中使用的10nm版本與已經(jīng)發(fā)布的Cannon Lake相同，但英特爾的代表拒絕透露任何細(xì)節(jié)。部分原因是因?yàn)镃annon Lake是一種消費(fèi)產(chǎn)品，而Ice Lake-SP是一種企業(yè)產(chǎn)品，兩者永遠(yuǎn)不會相遇。

不到兩周后，英特爾又發(fā)布了一項(xiàng)10nm的聲明：公司將以NUC的形式發(fā)布10nm的Cannon Lake CPU。這款名為Crimson Canyon的新產(chǎn)品，本質(zhì)上是上文提到的聯(lián)想Ideapad筆記本電腦，但采用了迷你PC的形式。

與筆記本電腦類似，它使用Corei3-8121U作為處理器，由于缺少集成顯卡，它使用R20240 AMD移動芯片進(jìn)行圖形處理。與筆記本電腦不同的是，它有兩個(gè)SO-DIMM插槽，系統(tǒng)附帶用于NVMe存儲的M.2插槽。這款電腦的散熱性能優(yōu)于筆記本電腦，因?yàn)樗且豢顡碛懈笊峥臻g的迷你電腦。盡管該產(chǎn)品于2018年8月發(fā)布，但直到12月才真正上架銷售。

8月底是一年一度的Hot Chips會議，這通常是芯片討論的熱點(diǎn)，英特爾在會上并沒有展示任何關(guān)于10nm的新東西。重要的是要記住，到目前為止，英特爾還沒有公開討論Cannon Lake的微架構(gòu)或改進(jìn)。9月份很安靜，10月份英特爾在紐約舉行了秋季PC活動。

在秋季PC發(fā)布會上，英特爾發(fā)布了第9代Core處理器，代號為“Coffee Lake Refresh”，其中包括幾周后上市的Core i9-9900K，Core i7-9700K和Core i5-9600K。這些不是10nm，而是另一代14nm產(chǎn)品。這是用于臺式機(jī)的第五代14nm產(chǎn)品，它表明，在一個(gè)工藝中，英特爾已經(jīng)能夠提高頻率和效率，并將產(chǎn)品擴(kuò)展到8個(gè)核心，超頻到5.0 GHz，但這仍然與10nm無關(guān)。今年晚些時(shí)候，我們得到了10nm的更多消息。

這里有一張表記錄了英特爾的14nm工藝:

在發(fā)布14nm的第五代產(chǎn)品后不久，一份報(bào)告稱英特爾已知的10nm設(shè)計(jì)“已死”（找不到更合適的詞語）。該報(bào)告列舉了英特爾設(shè)計(jì)的一些新部件的核心問題，如COAG，這些部件沒達(dá)到合適的良品率。再加上英特爾自己在制造日承認(rèn)，即使有完美的良品率，他們也不會期望在第三代10nm之前達(dá)到最新版14nm的性能。英特爾立即（通過Twitter）反駁自己結(jié)束了10nm的工作，聲稱他們在10nm上取得了良好的進(jìn)展，并且持續(xù)提高良品率。同樣，英特爾拒絕說明未來的10nm制造設(shè)計(jì)是否與已經(jīng)推出的10nm處理器相同。

今天有媒體報(bào)道稱英特爾將終止10nm制程的研發(fā)，這是不真實(shí)的。我們在10nm方面取得了良好進(jìn)展。良品率正在改善，與我們在上一次收益報(bào)告中分享的日程表一致。

——英特爾新聞（@intelnews）2018年10月22日

11月相對平靜，12月初，我們終于看到第一款配備Core i3-8121U的英特爾NUC設(shè)備，售價(jià)為530美元，配有8GB的DDR4和1TB的機(jī)械硬盤。2018年12月12日，英特爾舉辦了架構(gòu)日活動，開始揭開其10nm工藝計(jì)劃的面紗，以及我們對2019年的預(yù)期。

Ice Lake-U (15W) Demo Chip

這包括對其第二代10nm產(chǎn)品Ice Lake的長期討論，該產(chǎn)品將在2019年底以15W的形式出現(xiàn)在筆記本電腦上，以及接下來的兩代內(nèi)核。

值得注意的是，第一代Cannon Lake處理器內(nèi)部有“Cannon Lake”內(nèi)核，而第二代“IceLake”內(nèi)核中將有“Sunny Cove”內(nèi)核，這比Cannon Lake所基于的第n代Skylake內(nèi)核在微架構(gòu)上是更激進(jìn)的變化。有關(guān)Sunny Cove的詳細(xì)信息有限，除非可以更多地提到核心設(shè)計(jì)的某些方面。

除了SunnyCove，英特爾還在一些細(xì)節(jié)上提到了它的Gen11顯卡架構(gòu)，該架構(gòu)也將在10nm上首次亮相。英特爾的一位代表說，這是英特爾在10nm上的第一個(gè)顯卡架構(gòu)，這基本上證實(shí)了Cannon Lake顯卡設(shè)計(jì)并沒有起作用。

同樣在10nm上，英特爾首次展示了一種名為Foveros的新封裝技術(shù)。該技術(shù)允許英特爾將芯片裸片相互堆疊，并驅(qū)動TSV（通過硅通孔）將芯片連接到電源平面上。演示芯片現(xiàn)在稱為Lakefield，在頂部芯片上是CPU和GPU內(nèi)核，底部芯片上是IO。這里的想法是，它可以為需要的產(chǎn)品節(jié)省x-y維度。利用這項(xiàng)技術(shù)，英特爾展示了其首款混合x86解決方案，其中包括一個(gè)Sunny Cove核心和四個(gè)Atom核心，全部采用10nm技術(shù)。該芯片預(yù)計(jì)將于2019年底投產(chǎn)。

作為這次演講的一部分，英特爾透露了一些它的生產(chǎn)命名方案。根據(jù)圖表，英特爾正在研究10nm的幾個(gè)版本，稱為P1274，P1273，P1222，P1274.7和P1274.12。

這些是制造Ice Lake和Foveros的10nm產(chǎn)品線，10nm的未來版本（P1274.7，P1274.11），7nm的未來工藝節(jié)點(diǎn)（P1276，P1275），以超越7nm的工藝名稱。根據(jù)Wikichip的說法，用于Cannon Lake的官方工藝名稱為P1274，表明Ice Lake和Cannon Lake共享相同的工藝。然而，在這個(gè)時(shí)候，看起來英特爾正在放棄10nm及以上產(chǎn)品的“+”，它們都屬于“10nm”類，所以無法確認(rèn)Cannon Lake和Ice Lake是否有相同的設(shè)計(jì)布局規(guī)則。

架構(gòu)日還展示了一款基于10nm芯片Ice Lake Xeon Scalable的服務(wù)器。據(jù)報(bào)道，這些產(chǎn)品只是幾周之前才進(jìn)入英特爾實(shí)驗(yàn)室，因此在調(diào)優(yōu)方面相當(dāng)粗糙。這是英特爾承諾的2020年企業(yè)級芯片。

正如你可能預(yù)料的那樣，英特爾拒絕就此芯片的核心數(shù)量、預(yù)期功耗等發(fā)表評論。通常，英特爾的企業(yè)級芯片，即使是低核心數(shù)的型號，也在250mm2或更高的范圍內(nèi)，這與雙核Cannon Lake設(shè)計(jì)的70.5mm2相比有了相當(dāng)大的飛躍。

進(jìn)入2019年，自從英特爾表示他們在2017年底交付10nm工藝以實(shí)現(xiàn)營收已經(jīng)過去了整整一年。到目前為止，英特爾在2019年的CES展會上重申了架構(gòu)日的聲明，并推出了一款基于10nm工藝、針對5G和人工智能工作負(fù)載的新“Snow Ridge”處理器設(shè)計(jì)。英特爾還澄清說，預(yù)計(jì)到2019年底，人們將在筆記本電腦中看到10nm芯片。我們預(yù)計(jì)這意味著臺式機(jī)處理器將在2020年與企業(yè)處理器一起推出。

這就是我們今天在英特爾10nm路線上的位置。

英特爾10nm Cannon Lake芯片設(shè)計(jì)

芯片測量

除了在2017年國際消費(fèi)電子展(CES)上短暫展示了一款據(jù)說是搭載了早期Cannon Lake的筆記本電腦之外，人們第一次真正看到Cannon Lake芯片是在英特爾 2017年9月的中國版技術(shù)與制造日期間。英特爾展示了Cannon Lake 10nm芯片的完整的300mm晶圓，幸運(yùn)的是，我們能夠得到一些明確的芯片定義。

基于這片晶圓，我們估計(jì)該芯片的裸片面積約為70.5 mm2，當(dāng)時(shí)我們假設(shè)這是一種帶有“GT2”顯卡的雙核設(shè)計(jì)，即標(biāo)準(zhǔn)的顯卡配置。聯(lián)想Ideapad在中國上市后，TechInsights的專家們拿到了一個(gè)器件，于是開始著手分析。

照片來自Techinsights，尺寸由WikiChip測量

事實(shí)證明我們對于裸片區(qū)域的估計(jì)差的不多。系統(tǒng)中芯片的這張照片(右側(cè)有IO裸片)給出的芯片面積為70.52mm2，完全在可接受的誤差范圍內(nèi)。該芯片確實(shí)有兩個(gè)Cannon Lake CPU內(nèi)核，以及集成顯卡上的40個(gè)Gen10執(zhí)行單元，盡管顯卡是禁用的。這符合2+2設(shè)計(jì)。

與英特爾以前的雙核設(shè)計(jì)相比，這是英特爾迄今為止最小的雙核設(shè)計(jì)。最接近的是Broadwell，面積為82mm2，但與Skylake相比，這款芯片的集成顯卡比例更低。

最終的度量標(biāo)準(zhǔn)是:每平方毫米的晶體管數(shù)量

衡量半導(dǎo)體工藝好壞的標(biāo)準(zhǔn)之一是，在該工藝上制造的標(biāo)準(zhǔn)芯片中每平方毫米有多少個(gè)晶體管。處理器并不都是晶體管——還有SRAM單元，以及設(shè)計(jì)成在區(qū)域之間充當(dāng)熱緩沖以延長部件的壽命的“死區(qū)”（‘dead’ silicon）。晶體管的計(jì)數(shù)也有不同的方法，例如，2輸入NAND邏輯單元比復(fù)雜的掃描觸發(fā)器邏輯單元小得多。盡管如此，業(yè)內(nèi)大多數(shù)人都將此指標(biāo)作為討論工藝的關(guān)鍵因素，達(dá)到某些里程碑通常是值得慶賀的。

回到英特爾2017年的技術(shù)和制造日，英特爾展示了這張幻燈片，顯示了每平方毫米的晶體管數(shù)量(MTr/mm2，百萬個(gè)晶體管/平方毫米)。這表明英特爾在其最好14nm節(jié)點(diǎn)上的37.5 MTr/mm2躍升至其10nm節(jié)點(diǎn)的100.8 MTr/mm2，大幅提升了2.7倍。

與此同時(shí)，英特爾建議業(yè)界使用一種新的方法來測量晶體管的數(shù)量，這種方法是基于現(xiàn)代微處理器中最常見的兩種晶體管的尺寸。

根據(jù)這個(gè)標(biāo)準(zhǔn)，英特爾希望將每單位面積上的晶體管數(shù)量劃分為NAND2單元，和掃描觸發(fā)單元，并相應(yīng)地將它們加權(quán)為60/40。這就是英特爾如何達(dá)到100.8MTr/mm2這個(gè)數(shù)字的。

然而，在2018年IEDM會議上，英特爾展示了一些舊工藝的不同數(shù)據(jù)。他們還詳細(xì)介紹了Cannon Lake的一些數(shù)字。

（14nm++的密度小于14nm的原因是為了提高頻率，英特爾放寬了一些設(shè)計(jì)規(guī)則，允許在設(shè)計(jì)中有更大的裕度。）

英特爾的新計(jì)數(shù)方法讓舊工藝的數(shù)字提高了一些，但10nm保持不變。英特爾表示，這個(gè)數(shù)字是NAND2門的90.78 MTr/mm2和掃描觸發(fā)器的115.74 MTr/mm2的組合。

還有更多

英特爾還在IEDM上透露，根據(jù)所需功能的不同，它在10nm處有三種類型的邏輯庫。分別是短庫（HD，高密度），中高庫（HP，高性能）和高庫（UHP，超高性能）。庫越短，功率越低，密度越高，但峰值性能也越低。最終，芯片設(shè)計(jì)通常是庫的混合——較短的庫可以很好地用于成本敏感的應(yīng)用，或者用于IO和非核心應(yīng)用。較大的庫，由于密度較低和具有較高的驅(qū)動電流，通常用于設(shè)計(jì)中最關(guān)鍵的路徑。

因此，英特爾10nm上的三個(gè)庫會得到三種不同的密度。實(shí)際上，只有高密度庫才有100.78 MTr/mm2：

這些單元大小不同的原因是由于每個(gè)單元中的鰭片數(shù)量，以此類推，每個(gè)晶體管的鰭片數(shù)量也是如此。鰭片的數(shù)量可以調(diào)節(jié)單元高度，額外的鰭片允許更大的驅(qū)動電流，以此獲得更高的性能，但代價(jià)是功率和面積。

WikiChip的這張圖表展示了它們之間在功率和性能方面的關(guān)系：

這為幾乎所有與性能無關(guān)的HD單元、大多數(shù)與性能相關(guān)的HP單元，以及關(guān)鍵路徑上的UHP單元提供了強(qiáng)有力的支持。最終，英特爾在芯片與芯片之間使用的密度將根據(jù)它們使用的單元和比例而變化。然而，在特定的芯片設(shè)計(jì)中(例如，中等核心數(shù)的Xeon)，基于該設(shè)計(jì)的所有芯片都具有相同的單元布局。

鰭片的動力學(xué)

為了理解英特爾在10nm上所做的很多工作，我們需要討論鰭片、柵極和單元的動力學(xué)，并定義一些與晶體管和FinFET相關(guān)的術(shù)語。我們從傳統(tǒng)FinFET的示意圖開始：

晶體管的源極—漏極由鰭片（灰色）提供，該鰭片穿過柵極（綠色），同時(shí)嵌入氧化物中。此處的關(guān)鍵指標(biāo)是鰭片高度、鰭片寬度和柵極長度。這樣做的目的是使每一個(gè)都盡可能小，但仍能按預(yù)期的速度和方式執(zhí)行。在英特爾的22nm工藝中，英特爾使用了包含多個(gè)鰭片的“三柵”晶體管（‘tri-gate’ transistors）來增加總驅(qū)動電流，以獲得更好的性能。

這就引入了一個(gè)新的度量，“鰭片間距”（fin pitch），即鰭片之間的距離。同樣，如果一個(gè)鰭片通過多個(gè)柵極，柵極之間的距離稱為“柵極間距”（gate pitch）。原始圖片來自英特爾，我們進(jìn)行了修改。

下圖是現(xiàn)實(shí)中我們看到的圖像，鰭片如圖所示:

在這張圖片中，英特爾展示了從22nm到14nm的改進(jìn)，可以看到，鰭片高度更高，鰭片寬度更小，鰭片間距更短，更多的鰭片嵌入到柵極中。

鰭片與金屬柵極接觸越多，鰭片與鰭片間距越小，泄漏越小，性能越好。這既是增加驅(qū)動電流的問題，也是管理寄生電容和柵極電容的問題。

當(dāng)談到10nm時(shí)，英特爾在鰭片設(shè)計(jì)上非常積極?；緮?shù)字如下：

在2017年IEDM展會上，英特爾展示了從43nm至54nm（正式值為46nm）的鰭片高度，從42nm開始，鰭片與柵極之間的接觸越來越多。鰭片高度可根據(jù)晶體管的需要進(jìn)行調(diào)整。鰭片寬度從8nm向下移動到7nm，這意味著在這個(gè)過程中實(shí)際上有一些小于10nm的東西。為了避免寄生電容，鰭片間距需要很小，但要做到這一點(diǎn)，技術(shù)變得越來越具有挑戰(zhàn)性——對于10nm工藝，英特爾要從42nm間距遷移到34nm間距，這就是引入“自對準(zhǔn)四重圖案成形技術(shù)”(SAQP，稍后會深入討論)的能力所在。

我在這里引用來自WikiChip的David的話，他解釋了這是如何做到的：

從兩個(gè)犧牲層（sacrificial layer）開始，并以136nm間距對第一層進(jìn)行圖案化。然后沉積并蝕刻間隔物，然后去除第一犧牲層并蝕刻到第二犧牲層，得到68nm的間距。然后沉積和蝕刻第二間隔層，去除第二犧牲層，并在鰭片中蝕刻并移除第二間隔物，這將產(chǎn)生原始間距的四分之一（即，所需的34nm間距）。與自對準(zhǔn)雙圖案化（SADP）相比，這只增加了四個(gè)額外的步驟(三個(gè)蝕刻、一個(gè)沉積步驟和沒有額外的光刻步驟)。

在生產(chǎn)工藝中增加更多的步驟自然會造成生產(chǎn)時(shí)間的損失和潛在的良品率損失。

鰭片的最終結(jié)果如下圖所示，展示了英特爾從第一代FinFET技術(shù)之后的改進(jìn)：

看起來改進(jìn)并不是很大，但這是推動新一代半導(dǎo)體性能所需的一部分。在這個(gè)尺度上，每1nm都很重要。鰭片現(xiàn)在更密集，并且與柵極有更多的接觸面積。這有助于驅(qū)動電流，電容以及最終的密度。英特爾還通過添加共形鈦層（conformal titanium layer）來改善源極和漏極擴(kuò)散區(qū)域。鰭片和溝槽之間的接觸區(qū)域（柵極下方的灰色）需要重點(diǎn)關(guān)注，其目的是最小化兩者之間的接觸電阻。對于10nm，英特爾將這種鎢接觸改為鈷接觸，根據(jù)材料的不同，接觸線電阻降低了60％。

構(gòu)建單元和管理單元大小

單元由固定數(shù)量的鰭片和不同數(shù)量的柵極組成。每個(gè)單元必須在頂部和底部連接接地和電源，在預(yù)定位置使其更容易進(jìn)行布線和其他分析。單元幾乎就像混合搭配——多個(gè)高度一致的單元按順序排列，這取決于單元是用于覆蓋邏輯單元、邏輯單元本身，還是用于電壓穩(wěn)定/隔離等。

這是一張英特爾22nm工藝的SEM圖像，顯示了具有六個(gè)鰭片和兩個(gè)鰭片的單元，但柵極長度不同。

在每個(gè)單元內(nèi)，都有有源鰭片傳遞電流，而無源鰭片作為間隔物。英特爾最高密度的單元HD總共有8個(gè)鰭片，但其中只有5個(gè)是有源鰭片。

圖片來自WikiChip

這些單元用于需要密度的對成本敏感的應(yīng)用，或用于IO等非高性能環(huán)境。該單元有8個(gè)鰭片，有兩個(gè)有源“P”鰭片和兩個(gè)有源“N”鰭片，還有一個(gè)可選的附加有源“N”鰭片，用于需要優(yōu)先級的各種邏輯功能(例如NAND Over NOR)。

英特爾使用的其他單元尺寸，HP和UHP，分別有10個(gè)和12個(gè)鰭片。在每種情況下，都有一個(gè)額外的P鰭片和一個(gè)額外的N鰭片，這兩個(gè)鰭片都有助于提供額外的驅(qū)動電流，以犧牲效率來提高峰值性能。單元的總高度是鰭片間距（鰭片之間的距離）乘以鰭片數(shù)量。

圖片來自WikiChip

值得注意的是，圖中淺色的鰭片通常出現(xiàn)在設(shè)計(jì)中，但作為設(shè)計(jì)的一部分，它們只是假鰭片。

在此上下文中測量密度的方法之一是將柵極間距（或者具體地說，Contact Poly Pitch）乘以鰭片間距(或者最小金屬間距)，這就是所謂的CPPxMMP度量。因?yàn)樵诖藭r(shí)，說“10nm”或“7nm”對工藝幾乎沒有影響，這個(gè)度量給出了工藝密度的精確概念。

從這個(gè)指標(biāo)來看，你會相信臺積電的7nm和三星的7nm都比英特爾的10nm稍微密集一些。這就是英特爾想要改變我們定義密度的方法，使之成為不同尺寸單元的混合的原因之一。但是這個(gè)度量并不能準(zhǔn)確地反映使用不同高度的不同單元庫（因此每個(gè)單元具有不同數(shù)量的鰭片）。然而，單元大小并不是唯一的訣竅。

虛擬柵極

單元之間，通常會有一些用作間隔的虛擬柵極。在英特爾的14nm設(shè)計(jì)中，一個(gè)單元的兩端都有一個(gè)虛擬柵極，這意味著在單元之間會有兩個(gè)虛擬柵極。對于10nm工藝，兩個(gè)相鄰的單元現(xiàn)在可以共用一個(gè)虛擬柵極。

這主要是具有密度優(yōu)勢，英特爾聲稱在芯片上節(jié)省了20％的面積。根據(jù)英特爾在ISSCC上展示的圖片，實(shí)際上并沒有物理柵極，而是一條非常深的溝槽。

有源柵極上接觸(COAG)

在晶體管內(nèi)部，柵極接觸是施加?xùn)艠O電流以控制鰭片的源極和漏極之間的控制點(diǎn)。通常，柵極接觸超出標(biāo)準(zhǔn)單元，如下圖所示：

這為x/y維度增加了額外的空間，但有些不可避免。對于10nm，或者至少是目前Cannon Lake中的版本，英特爾正在實(shí)施一種稱為“有源柵極上接觸”（COAG）的方法，該方法將柵極接觸放置在單元上。

這是一個(gè)復(fù)雜的變化——接觸必須位于單元上方，但不會直接干擾其任何屬性。它在制造過程中增加了幾個(gè)步驟(一次蝕刻、一次沉積和一次拋光)，但在整個(gè)芯片上提供了潛在的大約10%的面積微縮。

關(guān)于英特爾10nm工藝的報(bào)告之一是COAG是一種風(fēng)險(xiǎn)較高的實(shí)施方案，雖然英特爾已經(jīng)實(shí)施了COAG，但它并不像預(yù)期的那樣可靠，因?yàn)樗蕾囎詫?zhǔn)擴(kuò)散來形成緊密接觸。根據(jù)我們的討論，Cannon Lake的COAG設(shè)計(jì)似乎只是在低性能/低功率，或高性能/超高功率下有效，這是分布圖譜線的兩端，而不是中間。我們希望英特爾能詳細(xì)說明他們是如何調(diào)整設(shè)計(jì)的，以及什么時(shí)候會討論更新的10nm。

總體而言，通過CPPxMMP調(diào)整、虛擬柵極和COAG，英特爾聲稱在14nm實(shí)現(xiàn)了0.37倍的微縮。

應(yīng)用功率傳輸：設(shè)計(jì)工作量加倍

在標(biāo)準(zhǔn)單元設(shè)計(jì)中，功率傳輸通常由自動化EDA工具管理。這通常比手工放置要快得多，從而縮短了上市時(shí)間。但是為了使密度改進(jìn)起作用，英特爾必須與EDA工具供應(yīng)商合作，以便在“block”級別和不同的單元對準(zhǔn)方式下應(yīng)用功率傳輸。這是一項(xiàng)提供了許多優(yōu)化的行業(yè)工作。

標(biāo)準(zhǔn)芯片構(gòu)建成一系列金屬層，以幫助傳輸數(shù)據(jù)和功率。這一系列金屬層被稱為金屬化堆疊，構(gòu)成了芯片制造的“后道工藝”(back-end of line，BEOL)的一部分，并且可以獨(dú)立于晶體管設(shè)計(jì)。

英特爾的10nm金屬疊層為13層，一層超過14nm，兩層超過22nm。英特爾對其金屬堆疊的官方設(shè)計(jì)規(guī)則如下：

鈷是一種“無障礙”導(dǎo)體，這意味著與銅相比，它不需要在導(dǎo)線之間設(shè)置障礙層，而且它可以比銅微縮得更小，能提供更有益的特性。TechInsights還報(bào)告稱，在其Cannon Lake處理器的下層檢測到了釕，但英特爾在其披露的信息中并未提及。

在每一層上放置連線與構(gòu)造鰭片和溝槽不同，這就是為什么在堆疊過程中間距會發(fā)生變化。然而，以正確的方式連接金屬功率軌道（metal power rails）是設(shè)計(jì)中的重要要求。每個(gè)單元的功率端點(diǎn)（power stub）通常位于corner處，通過“金屬1”層將單元連接到“金屬2”層。因此，端點(diǎn)被認(rèn)為是在“block級別”。英特爾已經(jīng)改變了這一點(diǎn)，并將功率端點(diǎn)移動到“block級別”，方法是識別常見的單元組并將它們放置在最佳位置。

圖片來自WikiChip

這不是一個(gè)微不足道的改變。目前這還不可能實(shí)現(xiàn)，直到英特爾用自動化EDA工具處理10nm才有可能實(shí)現(xiàn)。目前這可以手工完成，但這會增加芯片的設(shè)計(jì)時(shí)間。英特爾與EDA工具制造商合作的步驟是開發(fā)“block感知”自動化，這樣就可以完全在工具內(nèi)部實(shí)現(xiàn)。這也使得金屬1層的密度更小，實(shí)際上有助于單元級別的密度。

需要注意的是，為了實(shí)現(xiàn)這一點(diǎn)，單元中的柵極間距和金屬1層間距需要對準(zhǔn)。如上表所示，柵極間距為54nm，而M1間距僅為36nm，這是不相等的。雖然它不是相等的，但它是一個(gè)3：2的整體比例。整個(gè)比率意味著，雖然有可能不對準(zhǔn)，但這發(fā)生在block級別。EDA工具必須處理這一問題，通常是通過添加間隔來降低密度。為了解決這個(gè)問題，英特爾將其整個(gè)單元庫復(fù)制為兩種格式：具有未對準(zhǔn)接觸的單元和具有對準(zhǔn)接觸的單元。這意味著，如果EDA放置工具知道存在兩個(gè)不同的版本，它可以根據(jù)位置使用所需的版本，最終節(jié)省密度，而不必使用間隙。對英特爾來說，“對準(zhǔn)感知”是為每個(gè)單元創(chuàng)建兩個(gè)版本的重要一步，同時(shí)也是實(shí)現(xiàn)這一功能的工具的重要一步。對準(zhǔn)感知功能會對金屬堆疊產(chǎn)生影響，英特爾表示，根據(jù)單元密度的不同，這可能會帶來另外5-10%的密度提升。工作量加倍也算值得！

應(yīng)該說明的是，英特爾稱這是一個(gè)“已解決的問題”，我們期望英特爾將其用于未來所有間距動力學(xué)（pitch mechanics）適用的產(chǎn)品。

微縮連線

連線變得更小有一個(gè)重要的問題：電阻。電子通過的橫截面積越小，意味著它們被限制在一個(gè)更小的空間中，從而導(dǎo)致電阻的增大，兩者之間的關(guān)系成反比。

導(dǎo)線的電阻是電阻率（金屬的函數(shù)）乘以長度除以橫截面積。理想情況下，面積減小，使用電阻率較低的金屬有很大幫助。否則，就需要額外的驅(qū)動電流，這會產(chǎn)生其他連鎖效應(yīng)，比如電遷移（electromigration）。

因此，此時(shí)英特爾正在從銅轉(zhuǎn)移到鈷，因?yàn)樗谳^低的金屬層中的連線最薄。問題是，鈷的電阻率實(shí)際上比銅的電阻率高，幾乎是銅的四倍。銅得到認(rèn)可的原因有兩個(gè):一是微縮，二是電遷移。

電遷移是指高速電子通過動量傳遞將金屬原子從其所在的位置上撞出。這通常不是問題，但隨著電流的增加，橫截面積的減小，更多的電子出現(xiàn)，這就成為了問題。原子離得越遠(yuǎn)，連線的電阻就越大，直到完全斷開為止。在金屬晶粒邊界處，平均自由程較長時(shí)，易發(fā)生電遷移。因電遷移而發(fā)生故障的電路是無法修復(fù)的。

人們在控制電遷移方面付出了很多努力，EDA工具被自動設(shè)計(jì)來減輕對電遷移的影響。這意味著要添加擴(kuò)散阻擋層和襯墊層（barriers and liners），這就增加了整個(gè)布線尺寸。然而，這些襯墊層不像導(dǎo)線那樣容易微縮。

又一張來自Wikichip的令人震驚的圖片

當(dāng)一根銅線被給定一定的寬度值時(shí)，其中一部分被擴(kuò)散阻擋層和襯墊層所占據(jù)，這意味著銅的實(shí)際橫截面要小得多，而且隨著我們微縮，它會加倍減小。

這就是鈷優(yōu)于銅的地方（事實(shí)上還有一些別的優(yōu)點(diǎn)）。雖然鈷的電阻率是比銅高4倍，但鈷的性質(zhì)意味著擴(kuò)散阻擋層只需要1nm，從而允許連線體積更大，變成塊狀。這使得鈷可以微縮到更小的連線寬度。平均自由路徑較短，從40nm降到10nm以下，這意味著電遷移不是問題。

顯然，鈷并不是萬能的，當(dāng)連線寬度足夠?qū)挄r(shí)，傳統(tǒng)的銅埋入法是一種行之有效的低電阻率方法（鈷在面積上的增益并不能抵消電阻率大的缺點(diǎn)）。對于重要的層，特別是M0和M1，英特爾表示，鈷使得層間電阻（via電阻）降低2倍，層內(nèi)電遷移改善5-10倍。

Wikichip的David指出，在未來的節(jié)點(diǎn)發(fā)展中，隨著越來越多的層越過鈷—銅交叉點(diǎn)，我們將開始看到鈷在堆疊中上移?；蛘?，正如Techinsights所發(fā)現(xiàn)的那樣，釕可能在某些層上為人所知。

把它們放在一起

回到開頭，我們提到英特爾在其10nm工藝上的關(guān)鍵指標(biāo)是滿足每平方毫米1億個(gè)晶體管。這對應(yīng)于它的高密度單元庫，而非超高性能單元庫，但這仍然是一個(gè)令人印象深刻的成就。當(dāng)達(dá)到這種縮微時(shí)，每個(gè)領(lǐng)域都需要改進(jìn)：這里10%，那里15%，其他地方10%，一切都需要改進(jìn)。在英特爾2017年的技術(shù)和制造日上，英特爾表示，對于45nm工藝的特定芯片設(shè)計(jì)，當(dāng)時(shí)需要100平方毫米的芯片，而如今7.6平方毫米即可容納。

值得注意的是這張幻燈片，其中討論了英特爾計(jì)劃中的10nm產(chǎn)品的電容和性能。

右圖中，英特爾顯示，路線中的每個(gè)10nm版本的動態(tài)電容都低于14nm，這是件好事。然而，就左圖中的晶體管性能而言，10nm和10nm+的晶體管性能都比最新版本的14nm++低。

作為參考，Cannon Lake是英特爾稱之為“10nm”工藝節(jié)點(diǎn)的產(chǎn)品。Ice Lake是2019年底（從現(xiàn)在開始的8-10個(gè)月）用于消費(fèi)設(shè)備的產(chǎn)品，位于“10nm+”工藝節(jié)點(diǎn)上。這意味著2019年12月的產(chǎn)品在晶體管性能上仍將落后于2017年10月推出的產(chǎn)品。新芯片將帶來一些好處，比如能耗和新的微架構(gòu)，但值得注意的是，英特爾已經(jīng)向媒體和投資者表明了這一點(diǎn)。