文章來(lái)源：半導(dǎo)體與物理

原文作者：jjfly686

本文論述了芯片制造中薄膜厚度量測(cè)的重要性，介紹了量測(cè)納米級(jí)薄膜的原理，并介紹了如何在制造過(guò)程中融入薄膜量測(cè)技術(shù)。

在芯片制造的數(shù)百道工序中，薄膜沉積非常重要。從晶體管柵極氧化層到金屬互連的阻擋層，每一層薄膜的厚度誤差都必須控制在原子尺度（埃米級(jí)，1?=0.1nm）。薄膜厚度量測(cè)，正是確保芯片制造中的有效保證。

芯片為何需要精確量測(cè)薄膜厚度？

1.1 電學(xué)性能參數(shù)

MOS晶體管：柵極氧化層（如SiO?）厚度每減少0.1nm，漏電流可能指數(shù)級(jí)增加。例如，在7nm制程中，3?的厚度偏差會(huì)導(dǎo)致晶體管閾值電壓偏移超過(guò)10%。

金屬互連層：銅阻擋層（如TaN）若過(guò)薄，銅原子會(huì)擴(kuò)散到絕緣層引發(fā)短路；過(guò)厚則會(huì)增加線路電阻，降低芯片運(yùn)行速度。

1.2 工藝控制

設(shè)備穩(wěn)定性：薄膜沉積設(shè)備（如ALD、PVD）的工藝穩(wěn)定性直接體現(xiàn)在膜厚均勻性上。

結(jié)構(gòu)應(yīng)力：在多層堆疊結(jié)構(gòu)（如3D NAND閃存）中，每層薄膜厚度的累積誤差可能導(dǎo)致整體結(jié)構(gòu)應(yīng)力失衡。

1.3 良率與成本

高價(jià)值晶圓：一片300mm晶圓價(jià)值數(shù)萬(wàn)美元，若因膜厚失控導(dǎo)致整批報(bào)廢，損失可達(dá)千萬(wàn)級(jí)別。在線量測(cè)系統(tǒng)能提前攔截90%以上的膜厚異常。

測(cè)量納米級(jí)薄膜原理

2.1 橢圓偏儀（Ellipsometry）

原理：利用偏振光在薄膜表面的反射相位差，通過(guò)建立光學(xué)模型反推膜厚。當(dāng)光束以特定角度入射時(shí)，薄膜上下界面的反射光會(huì)發(fā)生干涉，相位差與膜厚成函數(shù)關(guān)系。

優(yōu)勢(shì)：非接觸、可測(cè)1nm以下超薄膜，適用于透明介質(zhì)（如SiO?、SiN）。

局限：需已知材料光學(xué)常數(shù)（n、k值），對(duì)金屬/高吸收材料靈敏度低。

2.2 X射線反射法（XRR）

原理：利用X射線在薄膜界面處的全反射臨界角與膜厚的關(guān)聯(lián)。當(dāng)X射線以0.1°~1°掠入射時(shí)，反射強(qiáng)度曲線會(huì)出現(xiàn)周期性振蕩，振蕩周期與膜厚成反比。

案例：可測(cè)量1?精度的超薄高k材料（如HfO?），甚至能分辨5層以上的疊層結(jié)構(gòu)。

挑戰(zhàn)：設(shè)備昂貴，需真空環(huán)境，測(cè)量速度較慢。

2.3 光學(xué)干涉法（Optical Interferometry）

原理：通過(guò)測(cè)量薄膜表面與基底反射光的光程差計(jì)算厚度。在臺(tái)階結(jié)構(gòu)處，利用白光干涉產(chǎn)生的彩色條紋間距推算膜厚。

應(yīng)用：常用于金屬膜（如銅互連層）、光刻膠厚度檢測(cè)，精度可達(dá)±0.1nm。

薄膜量測(cè)如何融入制造流程

3.1 在線量測(cè)（In-line Metrology）系統(tǒng)

時(shí)機(jī)選擇：在關(guān)鍵薄膜沉積/刻蝕工序后立即插入量測(cè)站，例如柵極氧化層生長(zhǎng)后、金屬阻擋層沉積前。

采樣策略：每片晶圓測(cè)量9~49個(gè)點(diǎn)（邊緣、中心、45°斜角等），繪制厚度分布熱力圖。對(duì)于EUV光刻膠等敏感材料，甚至需全片掃描。

3.2 量測(cè)-刻蝕協(xié)同優(yōu)化

動(dòng)態(tài)調(diào)整：在雙重自對(duì)準(zhǔn)工藝中，先量測(cè)硬掩模厚度，再動(dòng)態(tài)調(diào)整刻蝕時(shí)間。例如，若SiN硬掩模實(shí)測(cè)厚度為42nm（設(shè)計(jì)值40nm），刻蝕機(jī)將自動(dòng)延長(zhǎng)2秒反應(yīng)時(shí)間。

3.3 跨層關(guān)聯(lián)分析

聯(lián)動(dòng)建模：將薄膜厚度數(shù)據(jù)與后續(xù)工藝參數(shù)（如CMP拋光速率、光刻焦深）聯(lián)動(dòng)建模。