以下文章來源于逍遙設(shè)計自動化，作者逍遙科技

簡介

隨著摩爾定律的放緩，半導(dǎo)體行業(yè)越來越多地采用芯片設(shè)計和異構(gòu)集成封裝來繼續(xù)推動性能的提高。這種方法是將大型硅芯片分割成多個較小的芯片，分別進(jìn)行設(shè)計、制造和優(yōu)化，然后再集成到單個封裝中。

本文將介紹芯片設(shè)計的基本原理、異構(gòu)集成封裝、優(yōu)勢和挑戰(zhàn)，以及在大批量制造 (HVM) 中使用這些方法的產(chǎn)品示例。

片上系統(tǒng)( SoC )

傳統(tǒng)的片上系統(tǒng) (SoC) 將 CPU、GPU、內(nèi)存和其他專用處理器等組件集成到一個單片芯片中，如圖 1 所示，蘋果公司 A 系列應(yīng)用處理器 (AP) 的晶體管數(shù)量不斷增加。然而，單片 SoC 的擴(kuò)展成本越來越高，效率也越來越低，令人望而卻步。

圖 1 蘋果的 AP：晶體管與 A10-A17 處理技術(shù)和年份的對比

Chiplet設(shè)計

Chiplet設(shè)計不是單片 SoC，而是將各種計算芯片(如 CPU、GPU、AI 加速器)和內(nèi)存分解到獨立的硅芯片上。這些芯片可以利用優(yōu)化的制造工藝，并采用先進(jìn)的封裝技術(shù)組裝成單一封裝。主要優(yōu)勢包括：

通過隔離故障提高制造良率

能夠混合不同的半導(dǎo)體工藝節(jié)點

擴(kuò)展現(xiàn)有工藝節(jié)點的價值

獨立擴(kuò)展計算和內(nèi)存

改進(jìn)上市時間和產(chǎn)品生命周期管理

不過，Chiplet設(shè)計也面臨著一些挑戰(zhàn)，如芯片間通信開銷、組裝復(fù)雜性和潛在的熱機(jī)械問題。

異構(gòu)集成封裝

為了將獨立的芯片組裝成一個內(nèi)聚封裝，采用了異構(gòu)集成封裝技術(shù)，如 2D、2.1D、2.3D、2.5D 和 3D 集成，這些技術(shù)是根據(jù)其互連密度能力分類的(圖 2)。我們將舉例說明：

圖 2 根據(jù)密度和性能劃分的先進(jìn)封裝等級

二維集成

如圖 3 和 4 所示，在二維集成中，芯片通過倒裝芯片、線鍵或扇出式封裝并排組裝在同一封裝基板上。這種方法廣泛用于智能手機(jī)等消費類產(chǎn)品。

圖 3 二維集成電路集成實例 a 一個封裝基板上有兩個倒裝芯片。b 封裝基板上的一個倒裝芯片和一個帶有線鍵的 MEMS

圖 4 扇出 RDL 基底面上四個芯片的異構(gòu)集成

2.1D 集成

2.1D 集成可直接在封裝基板上制造細(xì)間距金屬互連層，從而實現(xiàn)比 2D 更高的互連密度。圖 5 顯示了 Shinko 的集成薄膜高密度有機(jī)封裝 (i-THOP)，其線路/空間互連層為 2μm。JCET 的 uFOS(圖 6)以及日立、日月光和 SPIL 的方法也采用了 2.1D 集成。

圖 5 Shinko 的 2.1D 集成電路：i-THOP(集成薄膜高密度有機(jī)封裝)

圖 6 JCET 的 2.1.D 集成電路集成：uFOS(超格式有機(jī)基板)

另一種 2.1D 方法是在封裝中嵌入具有細(xì)間距 RDL 的硅橋，以實現(xiàn)芯片到芯片的通信，如英特爾的 EMIB(圖 7)、IBM 的 DBHi(圖 8)，以及應(yīng)用材料公司、臺積電、硅品、Amkor、日月光和其他公司的嵌入式橋變體(圖 9 和 10)。

圖 7 a 英特爾嵌入在有機(jī)封裝基板和 Agilex FPGA 模塊中的 EMIB(嵌入式多層互連橋接器)

圖 8 IBM 的 DBHi(直接粘合異質(zhì)集成)

圖 9 a Applied Materials 通過扇出芯片(橋接器)首模朝上工藝嵌入 EMC 的橋接器。b 欣興電子公司通過扇出芯片(橋接器)首模朝下工藝在 EMC 中嵌入橋接器。2022 年，美國專利號：11，410，933。

圖 10 a 嵌入 EMC 的電橋示例：臺積電的 LSI(本地硅互連)。b SPIL 的 FO-EB(扇出嵌入式電橋)。c Amkor 的 S-Connect。d ASE 的 sFOCoS(堆疊硅橋扇出基底芯片)。

2.3D 集成

2.3D 集成制造了一個與封裝基板集成的獨立細(xì)間距 RDL 基板(或有機(jī)interposer)，實現(xiàn)了比 2.1D 更高的互連密度，思科的大型 12 層有機(jī)interposer就是一例(圖 11)。

圖 11 思科公司采用 SAP/PCB 方法將 2.3D 集成電路與積層有機(jī)interposer集成在一起

制造 RDL 基底面的方法包括半加成 PCB 工藝、扇出芯片先導(dǎo)法(如圖 12 中的日月光 FOCoS)和扇出芯片后/RDL 先導(dǎo)法(如圖 13 中的三星、圖 14 中的日月光、圖 15-17 中的欣興)。

圖 12 日月光采用扇出(芯片先導(dǎo))RDL 基底面(中間膜)的 2.3D 集成電路集成電路

圖 13 三星的 2.3D 集成電路與扇出式(芯片后置)RDL interposer的集成

圖 14 日月光的 2.3D 集成電路與在臨時晶圓上制造的扇出型(芯片后置)RDL interposer的集成

圖 15 利用 PID(光成像電介質(zhì))制造的帶有扇出(芯片末端)RDL interposer的欣興電子 2.3D 集成電路集成電路

圖 16 使用 ABF制造的 2.3D 集成電路扇出(芯片末端)RDL interposer

圖 17 欣興電子公司帶有互連層的 2.3D 集成電路集成電路

2.5D 集成

在 2.5D 集成中，芯片組裝在帶有硅通孔(TSV)的硅中間膜上，然后安裝在封裝基板上，從而實現(xiàn)極高的互連密度(圖 18)。這方面的例子包括 AMD/UMC 在 2.5D 夾層上采用 HBM 內(nèi)存立方體的 GPU(圖 19)，以及 Nvidia 在臺積電 CoWoS-2 夾層上采用 HBM2 的 GPU(圖 20)。

圖 18 a 2.1D、b 2.3D 和 c 2.5D/3D 集成電路集成示意圖

圖 19 AMD/UMC 的 2.5D 集成電路集成圖

圖 20 NVidia/TSMC 的 2.5D 集成電路集成圖

臺積電已在集成電路中開發(fā)出深溝槽電容器(圖 21)，而弗勞恩霍夫則展示了集成光學(xué)和電子器件的三維光子集成電路(圖 22)。圖 23 和圖 24 展示了使用 2.5D interposer的光電共封裝器件。

圖 21 臺積電的 2.5D 集成電路與 ODC(片上電容)和 DTC(深溝電容)的集成。b 電容密度。

圖 22 用于 Tb/s 光互連的 Fraunhofer 3D 硅基光電子集成電路

圖 23 高速 PIC(光子集成電路)和 EIC(電子集成電路)器件的封裝

圖 24 用于 HPC 的 2.5D 集成電路集成。無源 TSV 夾層支持 SoC 和 HBM

三維集成

三維集成利用硅通孔(TSV)垂直堆疊芯片，無硅通孔(三維封裝，圖 25)或有硅通孔(三維集成，圖 26)。高帶寬內(nèi)存(HBM)是高性能計算的關(guān)鍵三維集成內(nèi)存技術(shù)，可垂直堆疊多個 DRAM 芯片(圖 27)。

圖 25 3D 集成電路封裝(無 TSV)的幾個示例。a 用接線鍵合堆疊的存儲芯片。b 兩個芯片面對面焊接凸點倒裝芯片，然后用焊線鍵合到下一級互連。c 兩個芯片背靠背粘接;底部芯片通過焊接凸塊倒裝芯片粘接到基板，頂部芯片通過焊線粘接到基板。d 兩個芯片面對面焊接凸塊粘接，頂部芯片通過焊球粘接到基板。e 應(yīng)用處理器芯片組的倒裝芯片 PoP。f 應(yīng)用處理器芯片組的扇出 PoP。

圖 26 三維集成電路集成實例：a 帶有微凸塊和 TSV 的 HBM;b 帶有 TSV 和微凸塊的 CoC;c 帶有 TSV 和無凸塊的 CoC。

圖 27 HBM、HBM2、HBM2E 和 HBM3

例如，IME 使用 TSV 和微凸塊的邏輯內(nèi)存(圖 28)，以及英特爾使用 FOVEROS 技術(shù)和微凸塊將計算芯片集成在有源插層上的 Lakefield 處理器(圖 29)。臺積電也展示了用于三維集成的無凸塊混合鍵合技術(shù)(圖 30、31)。

圖 28 3D 集成電路集成：存儲器芯片通過 TSV 微凸塊集成在 ASIC 芯片上

圖 29 3D 集成電路集成： 英特爾芯片面對面微凸塊在有源 TSV 互連器上

圖 30 a 臺積電通過混合接合實現(xiàn)的 SoIC。b 電氣性能：SoIC 混合鍵合與傳統(tǒng)倒裝芯片鍵合的比較。c 凸點密度性能：SoIC 混合鍵合與傳統(tǒng)倒裝芯片鍵合

圖 31 臺積電用于 AMD 3D V-cache 的 SoIC 銅-銅混合鍵合技術(shù)

HVM 中的芯片產(chǎn)品

一些高性能計算產(chǎn)品已經(jīng)開始采用芯片設(shè)計和異構(gòu)集成封裝制造：

采用臺積電 CoWoS 2.5D 封裝的 Xilinx/TSMC Virtex FPGA(2013 年出貨)

AMD Radeon GPU，采用 2.5D interposer的 HBM(如 2015 年的 R9 Fury X，圖 32)

Nvidia Pascal 和 Volta GPU，在 2.5D 插槽上配備 HBM2(如 2016 年的 Pascal 100，圖 33)

AMD EPYC 服務(wù)器 CPU，采用大型有機(jī)基板上的芯片(2019 年)

采用 FOVEROS 3D 封裝集成芯片的英特爾 Lakefield 移動處理器(2020 年，圖 34)

蘋果 A12/A16 應(yīng)用處理器，采用臺積電 InFO 扇出封裝的 PoP(2016 年以后，圖 35)

使用扇出面板級封裝集成的三星智能手表 SoC 和存儲器(2018 年，圖 36)

圖 32 AMD/UMC 的 2.5D 集成電路集成

圖 33 NVidia/TSMC 的 2.5D 集成電路集成

圖 34 3D集成： 英特爾的芯片在有源 TSV interposer上，面對面的微凸塊集成

圖 35 蘋果/臺積電為 iPhone 的 AP 芯片組采用 InFO 的 PoP

圖 36 三星為其智能手表采用 FOPLP 的 PoP

結(jié)論

Chiplet設(shè)計和異質(zhì)集成封裝是半導(dǎo)體持續(xù)擴(kuò)大規(guī)模和提高性能的關(guān)鍵因素。通過將大型單片 SoC 分解成使用 2D、2.1D、2.3D、2.5D 或 3D 封裝技術(shù)組裝的優(yōu)化芯片，我們可以緩解制造問題，擴(kuò)大工藝節(jié)點規(guī)模，集成異構(gòu)技術(shù)，并推動新的系統(tǒng)架構(gòu)。在計算、移動、人工智能、網(wǎng)絡(luò)和其他領(lǐng)域，許多大批量產(chǎn)品已經(jīng)在利用這些方法。

隨著業(yè)界不斷突破摩爾定律的極限，Chiplet設(shè)計和異構(gòu)集成的重要性將與日俱增，并將推動半導(dǎo)體制造、封裝和系統(tǒng)設(shè)計領(lǐng)域的創(chuàng)新。

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