在各方助力下，集成電路成了時代熱點，有大量文章在寫芯片設(shè)計之復(fù)雜之困難，本文從EDA使用角度捋一遍芯片設(shè)計流程。

01開始

在老驢畫出第一副圖之后，發(fā)現(xiàn)熟知的只有數(shù)字電路部分的一小段，對系統(tǒng)、軟件及上層應(yīng)用完全無知，只能歸類為Others。

于消費者而言，一個可以使用的系統(tǒng)，有數(shù)字集成電路部分、模擬集成電路部分、系統(tǒng)軟件及上層應(yīng)用部分。

關(guān)于各個部分的功能，借用IC咖啡胡總的精品圖可以一目了然。外部世界是一個模擬世界，故所有需要與外部世界接口的部分都需要模擬集成電路，模擬集成電路將采集到的外部信息轉(zhuǎn)化成0/1交給數(shù)字集成電路運算處理，再將數(shù)字集成電路運算處理完的信號轉(zhuǎn)化成模擬信號輸出；而這一切的運算過程都是在系統(tǒng)軟件的號令跟監(jiān)控下完成的，故曰：芯片是骨架，系統(tǒng)軟件是靈魂。

數(shù)字集成電路設(shè)計實現(xiàn)流程是個相當(dāng)漫長的過程，拿手機(jī)基帶芯片為例，對于3G, 4G, 5G, 工程師最初見到的是無數(shù)頁的協(xié)議文檔。

架構(gòu)師要根據(jù)協(xié)議來確定：協(xié)議的哪些部分可以用軟件實現(xiàn)，哪些部分需要用硬件實現(xiàn)。

算法工程師要深入研讀協(xié)議的每一部分，并選定實現(xiàn)所用算法。

芯片設(shè)計工程師，需要將算法工程師選定的算法，描述成RTL。

芯片驗證工程師，需要根據(jù)算法工程師選定的算法設(shè)計測試向量，對RTL做功能、效能驗證。

數(shù)字實現(xiàn)工程師，需要根據(jù)算法工程師和設(shè)計工程師設(shè)定的目標(biāo)PPA 將RTL 揉搓成GDS。

芯片生產(chǎn)由于太過復(fù)雜，完全交由代工廠完成，封裝亦是；對于測試，大部分公司都是租借第三方測試基臺由自己的測試工程師完成，只有少部分土豪公司才會有自己的測試基臺。

一顆芯片，性能的60%取決于架構(gòu)師，在國內(nèi)好的架構(gòu)師不超過三位數(shù)，極好的架構(gòu)師不超過兩位數(shù)，架構(gòu)師是芯片靈魂的締造者，是食物鏈的最頂端，是牛逼閃閃的存在。

就驢淺顯認(rèn)知，除了office似乎沒有EDA工具用于架構(gòu)設(shè)計；架構(gòu)敲定了之后，大量的算法工程師跟上，對于協(xié)議規(guī)定的每個點，都要選擇適當(dāng)?shù)乃惴?，用C/C++做精確模擬仿真，要確保功能、精度、效率、吞吐量等指標(biāo)，Matlab跟GCC應(yīng)該是他們使用最多的工具。

設(shè)計工程師根據(jù)算法工程師經(jīng)過反復(fù)模擬仿真選擇的算法，將抽象描述或定點C轉(zhuǎn)換成RTL，在設(shè)計過程中需要反復(fù)仿真、綜合，以確定設(shè)計功能的正確性，跟設(shè)計能達(dá)到的PPA。

除了RTL, 設(shè)計工程師還需要根據(jù)設(shè)計目標(biāo)編寫SDC 和power intent, 并做對應(yīng)的質(zhì)量檢查。設(shè)計工程師需要使用大量EDA工具：

編輯器：VIM，emac；

Lint：RTL質(zhì)量檢查，Spyglass，Jasper；

CDC：SDC質(zhì)量檢查，Spyglass，Conformal，GCA;

CPF/1801：power intent質(zhì)量檢查，CLP;

Power：RTL級功耗分析，Joules，PA；

仿真器：C，S，M三家都有各自的仿真工具;

綜合：Genus，DC；

老驢以為，從集成開始，由腦力勞作進(jìn)入體力勞作，對比蓋房子，就是從設(shè)計師到泥瓦工。集成工程師，要把芯片所用的所有模塊相互連接起來，指導(dǎo)思想是架構(gòu)工程師確定的，各個IP如何連接是各IP的owner確定的，集成工程師只要保證不多連、不少連、不亂連即可，據(jù)說當(dāng)前也沒有什么有效的集成工具，常用到的是emac。

02驗證

接著捋，實際項目中驗證跟綜合從RTL coding開始就會交叉進(jìn)行，反復(fù)迭代。

驗證在數(shù)字芯片設(shè)計中占很大比例，近些年在設(shè)計復(fù)雜度的推動下驗證方法學(xué)跟驗證手段在不斷更新，從OVM到UVM，從Dynamic verification到Static verification, 從FPGA到Emulator，所有革新目的可概括為：快速、完備、易調(diào)試。

驗證涉及到許多方面，驗證工程師一方面要對相關(guān)協(xié)議算法有足夠了解，根據(jù)架構(gòu)、算法工程師設(shè)定的目標(biāo)設(shè)計仿真向量；另一方面要對設(shè)計本身足夠了解，以提高驗證效率，縮短驗證時間。驗證工程師需要掌握許多技術(shù)，需要使用許多工具。

語言：各種腳本語言之外，C/C++, SystemVerilog, Verilog；

協(xié)議：各種接口協(xié)議，各種通信協(xié)議，各種總線協(xié)議；

工具：動態(tài)仿真工具，靜態(tài)仿真工具，F(xiàn)PGA, Emulator；

數(shù)字驗證領(lǐng)域，依舊是C, S, M 三家?guī)缀跞?，老驢已不做驗證多年，對S, M 兩家驗證相關(guān)工具除了VCS，Verdi，Modelsim其他幾乎無知，此處拿C 家驗證全套為例。

Static Verification: Jasper Gold 是C 家新近推出的靜態(tài)驗證工具，驢所理解的靜態(tài)驗證是基于斷言的驗證方法學(xué)，所謂靜態(tài)即不需要輸入測試激勵，驗證過程是純數(shù)學(xué)行為。

Dynamic Verification: Xcelium 是C 家的動態(tài)驗證工具，驢所理解的動態(tài)驗證是基于UVM 的驗證方法學(xué)，通過輸入測試激勵，監(jiān)控仿真結(jié)果，分析覆蓋率完成功能驗證。

Emulator: 硬件仿真加速器，粗暴理解：有debug 功能的集成了豐富接口的巨型可編程陣列；特點：超高速驗證、支持系統(tǒng)軟件調(diào)試。帕拉丁是C 家在驗證領(lǐng)域的明星產(chǎn)品，是行業(yè)翹楚，據(jù)說常有欽差蒞臨硅廠在帕拉丁前駐足良久，賞其外形之美，贊其功能之強(qiáng)。

Verification IP: 驗證需要各種驗證模型，各種IP，各種總線，各種高速接口。

FPGA的一大應(yīng)用是驗證，故提一嘴。在世上曾經(jīng)有兩家牛逼閃閃的FPGA 公司，一家是Altera，另一家是Xilinx，后來Altera像Mentor一樣找了個大爺把自己賣了。

FPGA內(nèi)除了可編程邏輯之外，通常還會集成各種IP，如CPU，DSP，DDR controller等。每家FPGA都有各種配置，根據(jù)集成的IP，可編程邏輯的規(guī)模，可達(dá)到的速度，價格相差極大。

相對于ASIC，F(xiàn)PGA也有一套對應(yīng)的EDA工具，用于綜合、布局布線、燒錄、調(diào)試。如：Synplify，Quartus。

國內(nèi)現(xiàn)狀：Static Verification，Dynamic Verification，Emulator幾乎空白；國內(nèi)有一些FPGA公司，在中低端領(lǐng)域已經(jīng)做得非常不錯，但是高端領(lǐng)域幾乎空白。任重而道遠(yuǎn)，不矯飾，腳踏實地干！

03實現(xiàn)

接著上面說的我們繼續(xù)捋數(shù)字芯片設(shè)計實現(xiàn)流程，今天進(jìn)入實現(xiàn)階段，對于這一段驢只熟悉其中的綜合、形式驗證、低功耗驗證、RTL功耗分析、STA，其他部分都是一知半解，故無深究，只捋流程。

整個實現(xiàn)階段，可以概括成玩EDA工具及基于EDA工具的方法學(xué)，EDA工具無疑是實現(xiàn)階段的主導(dǎo)，一顆芯片做得好不好，在實現(xiàn)階段之前基本取決于工程師的能力強(qiáng)不強(qiáng)，而在實現(xiàn)階段之后基本取決于EDA工具玩得好不好。整個設(shè)計實現(xiàn)流程，涉及到許多工具，此處列出四家主要參與者，空白部分不代表沒有，只代表驢不知。

數(shù)字電路實現(xiàn)流程，從大方向上可以分成兩部分：優(yōu)化跟驗證。

優(yōu)化，會更改邏輯描述方式，會更改邏輯結(jié)構(gòu)，會插入新邏輯，這所有的動作都存在引入錯誤的風(fēng)險，故需要驗證工具予以監(jiān)控。

驗證，要確保邏輯優(yōu)化過程不改變邏輯功能，要確保時序滿足既定目標(biāo)需求，要確保無物理規(guī)則違規(guī)，要確保信號完整性，這所有的驗證都有一套對應(yīng)的通過規(guī)則，但凡有某一項不達(dá)標(biāo)，就不能拿去生產(chǎn)制造。

高級綜合：所謂的高級綜合就是將C/ C++/ System C描述的設(shè)計意圖，“翻譯”成用Verilog / System Verilog描述的RTL，多應(yīng)用于運算邏輯主導(dǎo)的設(shè)計，除了三巨頭，市面上有許多小公司在這一個點上也做得不錯。

綜合：在實現(xiàn)流程中，就背后算法而言，綜合一定是最難最復(fù)雜的。綜合首先將Verilog / System Verilog / VHDL描述的邏輯轉(zhuǎn)化成由Gtech描述的邏輯，再對Gtech邏輯做優(yōu)化，優(yōu)化后再將Gtech描述映射到對應(yīng)工藝庫。

其中優(yōu)化過程涉及到多個方面，近年來EDA工具的發(fā)展方向基本可以概括為：容量，速度，相關(guān)性。

容量：指可處理的設(shè)計規(guī)模；速度：指EDA工具的優(yōu)化速度；相關(guān)性：指跟布局布線之間的相關(guān)性。主流工具：Genus, Design Compiler。在這一點上，幾乎再難有后起之秀，除非有朝一日，整個數(shù)字電路的設(shè)計方法學(xué)發(fā)生顛覆性的革新。

DFT：插入壓縮解壓縮邏輯，插入scan chain，插入Mbist，插入Lbist，插入Boundary Scan，插入OCC，插入Test Point，生成ATPG pattern，故障診斷，DFT工程師像老中醫(yī)插入、觀察、診斷。當(dāng)今市面上DFT工程師緊缺，貴！主流工具：Tessenst，Modus，TetraMax。

ECO：但凡有新的東西引入，就可能引入bug，早期發(fā)現(xiàn)bug可以重新走一遍實現(xiàn)流程，如果在后期發(fā)現(xiàn)bug重走一遍流程的代價太大，通常的做法就是ECO。對于簡單的bug修復(fù)手工ECO就可以，但是對于復(fù)雜的bug修復(fù)，手工ECO有心無力，故需要有EDA工具來完成相應(yīng)的工作。當(dāng)前世面上最好用的自動ECO工具非Conformal ECO莫屬。最近也有一些startup做對應(yīng)的點工具，整個思路跟CECO類似，但是沒有自己的綜合工具優(yōu)化ECO后的補丁，就很難得到一個好的結(jié)果。

布局布線：在進(jìn)入納米時代之前，布局布線并沒那么復(fù)雜，從90nm開始到如今的3nm，布局布線的復(fù)雜度呈指數(shù)增長，從floorplan到placement到CTS到Routing每一步涉及到的算法在近年都做了顛覆性的革新，以Innovus的問世為起點，布局布線進(jìn)入到了一個新紀(jì)元。在AI的浪潮下C跟S都一頭扎了進(jìn)去，要做世上最智能的布局布線工具，也許有朝一日可以像跟小度對話一樣：

硅農(nóng)：Innovus請解析A文件，按設(shè)定目標(biāo)做個功耗最優(yōu)的結(jié)果；

Innovus: 已讀取目標(biāo)文件，根據(jù)設(shè)計數(shù)據(jù)分析，本設(shè)計大概需要250G內(nèi)存，在5小時內(nèi)完成，請選擇任務(wù)完成后是否自動進(jìn)入后續(xù)程序......

RTL 功耗分析：這一步可以放在實現(xiàn)端做也可以放在實現(xiàn)之前做。分析過程相對簡單：讀入RTL，SDC，仿真激勵，通過計算分析平均功耗跟瞬時功耗，找出設(shè)計中的“功耗缺陷”，指導(dǎo)Designer進(jìn)行功耗優(yōu)化。主流工具有：Joules，Spyglass，PowerArtist。

形式驗證：在整個實現(xiàn)流程中，形式驗證充當(dāng)邏輯功能等效性的監(jiān)察官，任何一步優(yōu)化結(jié)束后都需要過形式驗證這一關(guān)，以確保在優(yōu)化過程中，邏輯功能未被改變。主流工具：LEC，F(xiàn)ormality。隨著設(shè)計規(guī)模的暴增跟優(yōu)化技術(shù)的飛速發(fā)展，形式驗證的難度逐漸增加，占用的時間逐漸增多，SmartLEC是針對復(fù)雜設(shè)計的先行者。

低功耗驗證：針對低功耗設(shè)計，低功耗驗證要驗證CPF / UPF / 1801的語法語義跟描述意圖，要驗證低功耗單元未多插，未漏插，未亂插，要驗證電源跟地的鏈接符合設(shè)計意圖，要驗證電特性的完整性。主流工具：CLP。

STA：Timing signoff，STA看似龐雜，其實并不復(fù)雜，相比于優(yōu)化過程要簡單得多，拋開Timing ECO，STA所有的動作都只是計算而不是求解，不恰當(dāng)?shù)谋确剑篠TA就好比幼兒園的算術(shù)題，加數(shù)跟被加數(shù)都在那里，只要求個和即可；而優(yōu)化過程是求最優(yōu)解或近似最優(yōu)解的過程，要難得多。近年來STA EDA工具主要在幾個方向著力：如何模擬制造過程的隨機(jī)工藝偏差，如何處理超大規(guī)模設(shè)計，如何模擬新工藝結(jié)點電特性對時序的影響。

Power Signoff：驗證設(shè)計的電源網(wǎng)絡(luò)是否足夠強(qiáng)悍，分析，發(fā)現(xiàn)，修正：IR-drop跟EM。主流工具：Voltus，RedHawk。

物理驗證：驗證所有的管子、過孔、走線是否滿足Foundry制定的規(guī)則，是個體力活，有點像蓋好房子之后的垃圾清理，主流工具：Calibre，PVS，ICV。

整個數(shù)字實現(xiàn)流程中涉及到諸多工具，三巨頭在領(lǐng)跑，后面基本沒有跟隨者，偶爾有某個點工具做得好的后起之秀，大多都會被三巨頭吃了，這也算是行業(yè)套路。就市值看，三巨頭加起來來也不及互聯(lián)網(wǎng)公司一條腿粗，然而在整個芯片設(shè)計實現(xiàn)過程中卻不可或缺，吾國要強(qiáng)大芯片產(chǎn)業(yè)，必須要在EDA這一塊加大投入，方能離脫離被掐著脖子走更進(jìn)一步。

04結(jié)語

接著繼續(xù)捋，寫最后剩下的一節(jié)。老驢從未真正接觸過生產(chǎn)制造之后的部分，從生產(chǎn)制造到封裝測試到系統(tǒng)驗證到量產(chǎn)出貨，全是老驢的盲區(qū)，但為了故事的完整性，編個結(jié)尾。

設(shè)計實現(xiàn)可比作芯片的『受精過程』，通過了各種驗證的GDS好比健康的受精卵，交由代工廠『孕育』，好比孕期出不得任何差池一樣，生產(chǎn)制造過程也出不得半點差池。進(jìn)入nm 時代之后生產(chǎn)制造過程異常復(fù)雜，封裝過程也異常復(fù)雜，都是寡頭游戲。驢所知的生產(chǎn)封裝過程涉及到的EDA工具有DFM，Package Design，OPC。

近年來，封裝技術(shù)也是一路高歌猛進(jìn)，在制造進(jìn)入到『后摩爾時代』后，封裝進(jìn)入『3D-IC』 時代，也許有一天人類可以造出三體中的智子。

拿到封裝好的芯片之后，還需要進(jìn)行Bringup，post Silicon Validation，Hardware system test，Maufacturing Test，然后才能出貨裝入不同應(yīng)用系統(tǒng)，造福人類。這是一個十分漫長的過程。

生產(chǎn)制造封裝測試過程中除了需要眾多EDA工具，還需要高精尖的生產(chǎn)封裝設(shè)備、測試設(shè)備及各種材料，如：硅晶圓、靶材、拋光材料、光刻膠、電子特種氣體、濕電子化學(xué)品；目前我國在所涉及的各個方面都有代差，EDA在美帝手里，生產(chǎn)封裝測試設(shè)備在歐巴羅手里，材料在東瀛手里，伙計們，路漫漫其修遠(yuǎn)兮！

再回到下圖，數(shù)字電路設(shè)計實現(xiàn)部分之外，還有模擬電路設(shè)計實現(xiàn)生產(chǎn)制造封裝測試，還有數(shù)?；旌想娐吩O(shè)計生產(chǎn)制造封裝測試，還有FPGA，PCB，SoftWare，OS，APP，雖然都屬于集成電路的廣闊領(lǐng)域，但相互之間隔著豈止一座山，老驢編也編不來了，希望有相應(yīng)領(lǐng)域的同仁捋一捋，賣給老驢來宣傳。