仿真設(shè)置

　　為了仿真寄生電感效應(yīng)，我們使用了一個(gè)采用直接驅(qū)動(dòng)配置的空乏型GaN半橋功率級(jí)（圖2）。我們將半橋設(shè)置為一個(gè)降壓轉(zhuǎn)換器，總線電壓480V，死區(qū)時(shí)間50ns時(shí)50%占空比（輸出電壓 ［VOUT］ = 240V），以及一個(gè)8A的電感器電流。這個(gè)GaN柵極在開關(guān)電壓電平間被直接驅(qū)動(dòng)。一個(gè)阻性驅(qū)動(dòng)設(shè)定GaN器件的接通壓擺率。一個(gè)電流源只會(huì)仿真一個(gè)與連續(xù)傳導(dǎo)模式降壓轉(zhuǎn)換器內(nèi)開關(guān) （SW） 節(jié)點(diǎn)所連接的電感負(fù)載。

　　共源電感

　　高速開關(guān)中最重要的一個(gè)寄生要素是共源電感（圖1a中的Lcs），它限制了器件汲取電流的壓擺率。在傳統(tǒng)的TO-220封裝中，GaN源由焊線流至引線，而汲取電流與柵極電流都從這里流過。這個(gè)共源電感在汲取電流改變時(shí)調(diào)制柵源電壓。共源電感會(huì)高于10nH（其中包括焊線和封裝引線），從而限制了壓擺率 （di/dt），并增加開關(guān)損耗。

　　借助圖1b中所示的集成式封裝，驅(qū)動(dòng)器接地直接焊接至GaN裸片的源焊墊。這個(gè)Kelvin源連接最大限度地縮短了電源環(huán)路與柵極環(huán)路共用的共源電感路徑，從而使得器件能夠以高很多的電流壓擺率來開關(guān)。可以將一個(gè)Kelvin源引腳添加到一個(gè)分立式封裝內(nèi)；然而，這個(gè)額外的引腳會(huì)使其成為一個(gè)不標(biāo)準(zhǔn)的電源封裝。Kelvin源引腳還必須從印刷電路板 （PCB） 引回至驅(qū)動(dòng)器封裝，從而增加了柵極環(huán)路電感。

　　圖3.不同共源電感情況下的高管接通：紅色 = 0nH，綠色 = 1nH，藍(lán)色 = 5nH。E_HS是高管器件的VDS和IDS在運(yùn)行時(shí)間內(nèi)的積分值（能耗）。

　　圖3顯示的是高管開關(guān)接通時(shí)的硬開關(guān)波形。在共源電感為5nH時(shí)，由于源降級(jí)效應(yīng)，壓擺率減半。一個(gè)更低的壓擺率會(huì)帶來更長的轉(zhuǎn)換時(shí)間，導(dǎo)致更高的交叉?zhèn)鲗?dǎo)損耗，如能耗曲線圖中所示。在共源電感為5nH時(shí)，能量損耗從53μJ增加至85μJ，增加了60%。假定開關(guān)頻率為100kHz，功率損耗則會(huì)從從5.3W增加至8.5W。

　　柵極環(huán)路電感

　　柵極環(huán)路電感包括柵極電感和驅(qū)動(dòng)器接地電感。柵極電感是驅(qū)動(dòng)器輸出與GaN柵極之間的電感。在使用獨(dú)立封裝時(shí)，柵極電感包括驅(qū)動(dòng)器輸出焊線 （Ldrv_out）、GaN柵極焊線 （Lg_gan） 和PCB跡線 （Lg_pcb），如圖1a中所示。

　　基于不同的封裝尺寸，柵極電感會(huì)從緊湊型表面貼裝封裝（例如，四方扁平無引線封裝）的幾納亨到有引線功率封裝（例如TO-220）的10nH以上。如果驅(qū)動(dòng)器與GaN FET集成在同一個(gè)引線框架內(nèi)（圖1b），GaN柵極直接焊接到驅(qū)動(dòng)器輸出上，這樣可以將柵極電感減少至1nH以下。封裝集成還可以極大地降低驅(qū)動(dòng)器接地電感（從圖1a中的Ldrv_gnd + Ls_pcb到圖1b中的Lks）。

　　降低柵極環(huán)路電感對(duì)于開關(guān)性能有著巨大影響，特別是在關(guān)閉期間，GaN柵極被一個(gè)電阻器下拉。這個(gè)電阻器的電阻值需要足夠低，這樣的話，器件才不會(huì)在開關(guān)期間由于漏極被拉高而又重新接通。這個(gè)電阻器與GaN器件的柵源電容和柵極環(huán)路電感組成了一個(gè)電感器-電阻器-電容器 （L-R-C） 槽路。方程式1中的Q品質(zhì)因數(shù)表示為：

　　在柵極環(huán)路電感值更大時(shí)，Q品質(zhì)因數(shù)增加，振鈴變得更高。這個(gè)效應(yīng)用一個(gè)1Ω下拉電阻關(guān)閉低管GaN FET進(jìn)行仿真，圖4中這個(gè)效應(yīng)的出現(xiàn)時(shí)間為9.97μs，其中柵極環(huán)路電感變化范圍介于2nH到10nH之間。在10nH的情況下，低管VGS在負(fù)柵極偏置以下產(chǎn)生12V振鈴。這就極大地增加了GaN晶體管柵極的應(yīng)力。需要注意的一點(diǎn)是，任何FET的柵極上的過應(yīng)力都會(huì)對(duì)可靠性產(chǎn)生負(fù)面影響。

　　柵極環(huán)路電感還會(huì)對(duì)關(guān)斷保持能力產(chǎn)生巨大影響。當(dāng)?shù)凸芷骷臇艠O保持在關(guān)閉電壓時(shí)，并且高管器件接通，低管漏極電容將一個(gè)大電流傳送到柵極的保持環(huán)路中。這電流通過柵極環(huán)路電感將柵極推上去。圖4在大約10.02μs時(shí)的曲線變化便是說明了這一點(diǎn)。隨著電感增加，低管VGS被推得更高，從而增加了直通電流，這一點(diǎn)在高管漏電流曲線圖中可見 （ID_HS）。這個(gè)直通電流使得交叉?zhèn)鲗?dǎo)能量損耗 （E_HS） 從53μJ增加至67μJ。

　　圖4. 不同柵極環(huán)路電感下的低管關(guān)閉和高管接通波形：紅色 = 2nH，綠色 = 4nH，藍(lán)色 = 10nH。E_HS是高管能耗。

　　根據(jù)方程式 （1），減輕柵極應(yīng)力的一個(gè)方法就是增加下拉電阻值，反過來減少L-R-C槽路的Q品質(zhì)因數(shù)。圖5顯示的是用一個(gè)10nH柵極環(huán)路電感和在1Ω到3Ω之間變化的下拉電阻 （Rpd） 進(jìn)行的仿真結(jié)果。雖然柵極下沖被一個(gè)3Ω下拉電阻限制在負(fù)偏置電壓以下的數(shù)伏特內(nèi)，但是關(guān)斷保持能力惡化，從而導(dǎo)致更大的直通電流。這一點(diǎn)在漏電流曲線圖中很明顯。