EUV光刻“好日子”即將到來(lái)？

　　EUV光刻已引起半導(dǎo)體業(yè)界的特別重視，有希望在2015年或者2016年相當(dāng)于在10nm制程時(shí)代導(dǎo)入。

　　EUV光刻技術(shù)相對(duì)來(lái)說(shuō)還算是幸運(yùn)的，由于光源功率一再推遲，影響了進(jìn)程，促使英特爾、臺(tái)積電及三星紛紛解囊投資入股ASML，支持它的研發(fā)。

　　ASML于今年6月兼并了一家提供光源的公司Cymer，似乎已再無(wú)其他說(shuō)辭，看來(lái)此次EUV光刻設(shè)備一定要成功。

　　解決光源功率和掩膜缺陷

　　EUV技術(shù)原本被寄希望于在65nm技術(shù)節(jié)點(diǎn)被采用，但是隨著浸液式光刻、雙重圖形等技術(shù)的不斷涌現(xiàn)，它嶄露頭角的日子被不斷推遲。甚至有人質(zhì)疑是否真的需要EUV？時(shí)至今日，在14nm甚至10nm制程步步緊逼的時(shí)候，是不是意味著EUV的“好日子”即將到來(lái)？

　　目前EUV技術(shù)的現(xiàn)狀仍存在兩個(gè)大問(wèn)題，即EUV光源功率不夠以及光刻掩膜的缺陷問(wèn)題。

　　相對(duì)于目前的投影式光學(xué)系統(tǒng)而言，EUV掩膜板將采用反射技術(shù)，而非透射技術(shù)。要使EUV順利進(jìn)入量產(chǎn)，無(wú)缺陷的掩膜是必不可少的，如何解決掩膜板表面多層抗反射膜的無(wú)缺陷問(wèn)題成為關(guān)鍵。EUV掩膜板的制作一般是采用多層堆疊的Mo/Si薄膜，每一Mo層與Si層都必須足夠平滑，誤差容許范圍為一個(gè)原子大小。如果掩膜上存在大顆粒時(shí)，通常需要采用掩膜修正技術(shù)進(jìn)行處理。另外，掩膜版還涉及儲(chǔ)存、運(yùn)輸?shù)入y題。

　　最新的數(shù)據(jù)要求認(rèn)為，最終EUV量產(chǎn)時(shí)缺陷密度的目標(biāo)可放松到0.01defects/cm2即可。但如今的EUV掩膜缺陷仍高達(dá)1defect/cm2，相差兩個(gè)數(shù)量級(jí)，可見(jiàn)任務(wù)還非常艱巨。

　　EUV光刻反射式掩膜技術(shù)的難點(diǎn)在于掩膜白板（blank）的制備，包括缺陷數(shù)的控制以及無(wú)缺陷多層膜的制備。根據(jù)掩膜圖形成型方法的不同，其制備方法主要分為：離子束直接刻蝕法、離子注入法、Liftoff法、吸收層干刻法。吸收層干刻法不僅在工藝上切實(shí)可行，而且有利于缺陷的檢測(cè)和修補(bǔ)，是最為理想的掩膜制作方法。

　　另外，制作出無(wú)瑕疵的掩膜坯（mask blank）則是另外一個(gè)EUV光刻技術(shù)走向成熟需要解決的主要問(wèn)題。有分析說(shuō)，經(jīng)過(guò)多年研究，業(yè)內(nèi)制作光掩膜襯底的瑕疵水平已經(jīng)達(dá)到每片24個(gè)瑕疵，這樣的瑕疵控制水平對(duì)于存儲(chǔ)器的制造來(lái)說(shuō)已經(jīng)可以滿(mǎn)足要求，但是仍無(wú)法滿(mǎn)足制作邏輯芯片的要求。

　　到2013年，6反射鏡設(shè)計(jì)的EUV光刻系統(tǒng)的數(shù)值孔徑NA可從現(xiàn)有的0.25水平增加到0.32（通過(guò)增大鏡徑等手段）。如果再進(jìn)一步發(fā)展下去，通過(guò)8反射鏡設(shè)計(jì)并采用中心遮攔技術(shù)的EUV光刻系統(tǒng)的NA值則可達(dá)到0.7左右。

　　比如在掩膜板技術(shù)方面，業(yè)內(nèi)領(lǐng)先的掩膜坯提供商Hoya公司一直都在研究超低熱脹率的掩膜坯材料，這種掩膜坯并不采用傳統(tǒng)的石英襯底材料制作。

　　另外，由于所用的照明光能量很容易被材料吸收，因此多年來(lái)人們一般認(rèn)為EUV光刻適用的掩膜板很難通過(guò)加裝掩膜板的保護(hù)膜的方法來(lái)防止顆粒沾染。而目前已經(jīng)有研究人員在研制硅材質(zhì)的掩膜板保護(hù)膜方面取得了一些進(jìn)展。對(duì)于目前條件下EUV光刻系統(tǒng)用的掩膜板而言，平均使用25次就會(huì)沾染上一個(gè)污染物顆粒，因此需要通過(guò)特殊的清潔處理來(lái)保證掩膜板的清潔，而這種清潔處理則不僅增加了成本，而且還會(huì)影響到掩膜板的質(zhì)量。

　　有望在10nm制程導(dǎo)入

　　EUV光刻機(jī)制造商ASML在2013年展覽會(huì)的演講中表示，其第二代NXE 3300B的EUV光刻機(jī)已經(jīng)出貨9臺(tái)給芯片制造商。在2014年時(shí)NXE 3300B中的光源功率可以達(dá)到50W，相當(dāng)于43WPH水平。而100W光源可能要到2015年或者2016年實(shí)現(xiàn)，相當(dāng)于73WPH水平。至于何時(shí)出現(xiàn)250W EUV光源目前無(wú)法預(yù)測(cè)，除非100W光源開(kāi)發(fā)成功，并有出彩的表現(xiàn)。不太相信未來(lái)光刻機(jī)能達(dá)到500W光源，雖然寫(xiě)進(jìn)路線(xiàn)圖中是容易的，但是未來(lái)能否實(shí)現(xiàn)是個(gè)大問(wèn)題。

　　只要實(shí)現(xiàn)73WPH，即可認(rèn)為EUV已達(dá)到量產(chǎn)水平，因?yàn)榕c多次曝光技術(shù)相比，其成本已然下降。在10nm節(jié)點(diǎn)以下，如果繼續(xù)采用DP技術(shù)，則需要4倍甚至8倍圖形成像技術(shù)。

　　EUV光刻已引起半導(dǎo)體業(yè)界的特別重視，目前在英特爾等大佬的支持下經(jīng)費(fèi)也能保證，所以有希望在2015年或者2016年相當(dāng)于在10nm制程時(shí)導(dǎo)入。但是EUV光刻原理與傳統(tǒng)的光學(xué)光刻工藝不同，所以一旦導(dǎo)入，將會(huì)引起半導(dǎo)體制造業(yè)的“騷動(dòng)”，它的磨合過(guò)程需要多久，尚不便預(yù)測(cè)。但是相信由此新一輪尺寸縮小的序幕將拉開(kāi)，可能推動(dòng)半導(dǎo)體業(yè)再次高增長(zhǎng)。

　　TSV封裝帶來(lái)新游戲規(guī)則

　　各種TSV裝技術(shù)的成功量產(chǎn)商用，將會(huì)帶來(lái)一種新的游戲規(guī)則，封裝革命已是一種最好的超越對(duì)手的方式。

　　近期半導(dǎo)體業(yè)發(fā)展中有兩大趨勢(shì)即SoC系統(tǒng)級(jí)芯片及SiP系統(tǒng)級(jí)封裝。按邏輯思維，SoC是通過(guò)IC設(shè)計(jì)方法把多個(gè)芯片功能集成在一起，因此對(duì)于IC設(shè)計(jì)、驗(yàn)證及測(cè)試等都提出了新的挑戰(zhàn)，所以SoC比較適用于量大面廣的芯片，否則成本降不下來(lái)。SiP是利用封裝技術(shù)，實(shí)現(xiàn)多個(gè)芯片而且是異質(zhì)架構(gòu)產(chǎn)品的集成，由此SiP又可延伸為采用TSV的2.5D與3D封裝技術(shù)，十分類(lèi)似于多層印制板電路產(chǎn)品。3D封裝的原理概念早已提出，然而涉及標(biāo)準(zhǔn)、產(chǎn)業(yè)分工等問(wèn)題，產(chǎn)業(yè)化過(guò)程緩慢。如今業(yè)界對(duì)于3D封裝寄予厚望，認(rèn)為將掀起半導(dǎo)體業(yè)中超越摩爾定律的又一次革命。

　　封裝技術(shù)掀起革命

　　所謂2.5D是將多顆主動(dòng)IC并排放到被動(dòng)的硅中介層上，因?yàn)楣柚薪閷邮潜粍?dòng)硅片，中間沒(méi)有晶體管，不存在TSV應(yīng)力以及散熱問(wèn)題。通過(guò)多片FPGA的集成，容量可以做到很大，避開(kāi)了新工藝大容量芯片的良率爬坡期，并因解決了多片F(xiàn)PGA的I/O互連問(wèn)題而大幅降低了功耗。

　　3D是指把多層芯片采用微凸塊及硅通孔技術(shù)（TSV）堆疊在一起。微凸塊是一種新興技術(shù)，面臨非常多的挑戰(zhàn)。一是兩個(gè)硅片之間會(huì)有應(yīng)力，舉例來(lái)說(shuō)兩個(gè)芯片本身的膨脹系數(shù)有可能不一樣，中間連接的微凸塊受到的壓力就很大，一個(gè)膨脹快，一個(gè)膨脹慢，會(huì)產(chǎn)生很大的應(yīng)力。二是在硅通孔時(shí)也會(huì)有應(yīng)力存在，會(huì)影響周?chē)w管的性能。三是熱管理的挑戰(zhàn)，如果兩個(gè)都是主動(dòng)IC，散熱就成為很大的問(wèn)題。所以行業(yè)需要解決上述三個(gè)重要挑戰(zhàn)，才能實(shí)現(xiàn)真正的3D封裝。

　　一般在晶圓制造CMOS結(jié)構(gòu)或者FEOL步驟之前完成硅通孔，通常稱(chēng)作Via first。因?yàn)門(mén)SV的制作在fab的前道工藝即金屬互聯(lián)層之前進(jìn)行，此種方式在微處理器領(lǐng)域研究較多，可作為SoC的替代方案。

　　而將TSV放在封裝階段，通常稱(chēng)之為Via last。這種方式的優(yōu)勢(shì)是可以不改變現(xiàn)在的IC制造流程和設(shè)計(jì)。采用Via last技術(shù)即在芯片的周邊進(jìn)行通孔，然后進(jìn)行芯片或者晶圓的多層堆疊。此種方式目前在存儲(chǔ)器封裝中盛行。

　　TSV通孔工藝需要幾何尺寸的測(cè)量，以及對(duì)于刻蝕間距和工藝可能帶來(lái)的各種缺陷檢測(cè)。通常TSV的孔徑在1~50微米，深度在10~150微米，縱寬比在3~5甚至更高。每個(gè)芯片上通孔大約在幾百乃至上千個(gè)。

　　目前能實(shí)現(xiàn)3D封裝的只是存儲(chǔ)器芯片，如東芝于2013年2月采用19nm空氣隔離技術(shù)生產(chǎn)出64GB與128GB的NAND閃存，并通過(guò)減薄至30微米，將16層芯片堆疊于一體，采用引線(xiàn)鍵合方法，作成容量達(dá)1024GB的薄型封裝。

　　三星也于2013年8月宣布開(kāi)始量產(chǎn)128GB NAND 3D閃存。而意法半導(dǎo)體的MEMS也實(shí)現(xiàn)了3D封裝，因?yàn)樗媾R的發(fā)熱等問(wèn)題小一些。

　　面臨三大難題

　　如果我們無(wú)法解決價(jià)格問(wèn)題，那么TSV的發(fā)展道路將更加漫長(zhǎng)。目前TSV在價(jià)格與成本之間仍然存在極大的挑戰(zhàn)，加上新技術(shù)的不確定性所隱含的風(fēng)險(xiǎn)，以及實(shí)際的量產(chǎn)需求，形成了TSV技術(shù)所面臨的三大難題。

　　部分業(yè)界人士認(rèn)為，到2014年，智能手機(jī)用的移動(dòng)應(yīng)用處理器可能會(huì)采用TSV技術(shù)，成為率先應(yīng)用TSV量產(chǎn)的產(chǎn)品。日本JEDEC正在擬訂一個(gè)支持TSV的Wide I/O存儲(chǔ)器界面的方案，其目標(biāo)是成為下一代采用層疊封裝（PoP）的低功耗DDR3連接的繼任技術(shù)。

　　市場(chǎng)調(diào)研機(jī)構(gòu)Yole Developpement稍早前發(fā)布了一份針對(duì)3D IC與硅通孔（TSV）的調(diào)查報(bào)告指出，2011年所有使用TSV封裝的3D IC或3D-WLCSP平臺(tái)（包括CMOS影像感測(cè)器、環(huán)境光感測(cè)器、功率放大器、射頻和慣性MEMS元件）等產(chǎn)品產(chǎn)值約為27億美元，而到了2017年，產(chǎn)值可望增長(zhǎng)到400億美元，占總半導(dǎo)體市場(chǎng)的9%。

　　因此，從目前掌握的情況看，要實(shí)現(xiàn)異質(zhì)架構(gòu)的、不同IC之間的真正3D封裝，至少還需要3~4年的時(shí)間。無(wú)論是2.5D還是3D，各種TSV封裝技術(shù)的成功量產(chǎn)商用，將會(huì)帶來(lái)一種新的游戲規(guī)則。在摩爾定律越來(lái)越難走、新的半導(dǎo)體工藝邁向1xnm越來(lái)越昂貴的今天，封裝革命已是一種最好的超越對(duì)手的方式。

　　450mm硅片、EUV光刻及TSV 2.5D與3D封裝三大關(guān)鍵技術(shù)本來(lái)互不相干，但是相互之間會(huì)有此消彼長(zhǎng)的效果。目前究竟那項(xiàng)技術(shù)走在先，尚難說(shuō)清。因?yàn)榘雽?dǎo)體業(yè)是一項(xiàng)規(guī)模產(chǎn)業(yè)，僅小批量生產(chǎn)也不行，價(jià)值要體現(xiàn)在銷(xiāo)售額中。

　　近時(shí)期半導(dǎo)體業(yè)的增長(zhǎng)已趨緩，可能與尺寸縮小面臨極限等因素有關(guān)。相信當(dāng)三大技術(shù)獲得突破之際，將推動(dòng)產(chǎn)業(yè)進(jìn)入又一輪的高增長(zhǎng)。然而這三項(xiàng)技術(shù)由于難度都特別大，發(fā)展都不會(huì)一帆風(fēng)順，而在此過(guò)程中半導(dǎo)體產(chǎn)業(yè)將面臨產(chǎn)業(yè)結(jié)構(gòu)與發(fā)展模式等新一輪的重組與變革。