2 RTD基電路

　　RTD基電路大部分都是基于MOBILE［12］的，或在其基礎(chǔ)上進行改進的。MOBILE即單-雙穩(wěn)態(tài)邏輯單元，該電路具有邊沿觸發(fā)和自鎖存兩大功能。MOBILE的基本結(jié)構(gòu)是一對串聯(lián)的RTD構(gòu)成，一個FET管與驅(qū)動RTD管并聯(lián)作為輸入，如圖5（a）所示。工作原理是利用RTD的負阻特性，驅(qū)動電路產(chǎn)生單穩(wěn)-雙穩(wěn)態(tài)轉(zhuǎn)變。當(dāng)輸入時鐘為低電平時，負載線只有一個交點，呈現(xiàn)單穩(wěn)態(tài)。當(dāng)時鐘為高電平時（大于兩倍的RTD峰值電壓VP），負載線有兩個交點，呈現(xiàn)出雙穩(wěn)態(tài)的特性，如圖5（b）所示。在雙穩(wěn)態(tài)條件下，兩個RTD管峰電流的差異

　　圖5 MOBILE電路結(jié)構(gòu)及工作原理

　　決定電路的輸出狀態(tài)，即MOBILE邏輯單元是電流調(diào)制工作。MOBILE電路的提出，對RTD基數(shù)字集成電路的發(fā)展起到了極大的推動作用。

　　利用1.1所述的RTD-HEMT串聯(lián)結(jié)構(gòu)的輸出特性，實現(xiàn)的改進MOBILE反相器如圖6（a）所示。這里可以將MOBILE理解為一個受電流控制的邏輯電路與一個上升沿觸發(fā)的鎖存器的結(jié)合。當(dāng)時鐘電壓VCLK小于電路轉(zhuǎn)換電壓VSW時，輸出為單穩(wěn)態(tài);當(dāng)VCLK與VSW相等時，為亞穩(wěn)態(tài);當(dāng)VCLK大于VSW時，為雙穩(wěn)態(tài)。通過比較流過T1，D1管的電流和與D2電流的大小決定輸出電平狀態(tài)：當(dāng)前者小于后者時，D1管截至呈高阻態(tài)，輸出高電平，反之輸出低電平。線性閾值門（LTG）作為MOBILE的改進及延伸，可以實現(xiàn)任意的線性布爾運算，增強了并行處理的能力，其電路圖如圖6（b）所示。LTG是一個多輸入的門電路，通過計算n個輸入xi的權(quán)代數(shù)和與閾值θ相比較確定輸出電平y(tǒng)的值。權(quán)xi的絕對值僅由RTD的面積決定，當(dāng)管子位于圖6（b）所示的上拉網(wǎng)絡(luò)時，權(quán)值為正，反之取負值。

　　圖6 RTD2HEMT的單2雙穩(wěn)態(tài)轉(zhuǎn)換及線性閾值邏輯門電路輸出電平y(tǒng)用公式表示為：

　　y=sign（∑n1wixi-θ）=sign（x1+x2-x3-x4-θ）（1）

　　當(dāng)x1+x2Εx3-+x4+θ時，y=1，反之y=0。其中，xi根據(jù)輸入的高低電平取1或0。LTG提供了一個并行計算的方案，可起到減少器件數(shù)和電路邏輯深度的作用。以此為基本單元的電路可有效地實現(xiàn)復(fù)雜的邏輯功能。在此基礎(chǔ)上建立的電路邏輯功能不易受輸入電壓波動的影響，因此具有魯棒性好，抗噪聲能力強的優(yōu)點，適用于超大規(guī)模的RTD基電路的集成與制作。

　　RTD基的集成電路在全加器、時鐘量化器、分頻器、移位寄存器、延遲觸發(fā)器、可編程邏輯門等許多方面都得到實現(xiàn)。RTD基電路的設(shè)計根據(jù)不同的應(yīng)用，對器件的性能參數(shù)會有不同的要求。例如無論是作存儲還是作邏輯電路用，為了獲得足夠的噪聲容限都要求RTD具有很高的峰谷電流比（PVCR）值。而就高速邏輯的應(yīng)用而言，由于峰值電流密度決定RTD的充電時間，則更希望RTD具有較高的峰值電流。做低功耗存儲器應(yīng)用時，則要求RTD具有較低的電流密度。下面就兩類最典型的電路：超高速（以ADC/DAC為例）電路和低功耗（TSRAM為代表）進行分析與討論。

　　2.1 ADC/DAC電路

　　超高速的模數(shù)/數(shù)模轉(zhuǎn)換器（ADC/DAC）在當(dāng)前的大規(guī)模集成電路中占有重要的地位。超過1Gbitps轉(zhuǎn)換率的ADC可實現(xiàn)不需要選擇模擬通訊波道的數(shù)字接收機。對于X波段來說，要求ADC的采樣率達到20Gbitps。傳統(tǒng)的比較器一般使用再生反饋來實現(xiàn)在一個單時鐘循環(huán)的有效數(shù)字輸出。高速度和高敏感度必須通過緊湊的電路版圖以及使用高速的晶體管來完成。Broekaert［13］等人采用單片集成RTD-HEMT的技術(shù)，實現(xiàn)了4比特2Gbitps的閃存共振隧穿模數(shù)轉(zhuǎn)換器（FlashADC）電路。與傳統(tǒng)晶體管電路相比，減少了元件數(shù)量，降低了功耗，提高了工作速度。整個芯片面積為1.9×2.1mm2，由64個RTD，225個HEMT，以及肖特基二極管，電阻和電容等總計450余個元件構(gòu)成。ADC由一個采樣保持電路，緩沖器，16個時鐘比較器以及兩個片上時鐘產(chǎn)生器構(gòu)成。16個量化器的閾值由RTD的面積決定。整個ADC的芯片如圖7（a）所示，電路結(jié)構(gòu)圖如圖7（b）所示。

　　ADC電路中的核心部分-時鐘比較器的電路圖8所示，它由13個HEMT，4個RTD以及9個肖特基二極管組成。四個RTD都屬于模擬地（AGND）的部分，與數(shù)字地（GND）相分離。輸入的HEMT和RTD轉(zhuǎn)變輸入電壓為電流，大小與負載RTD管（RTD-L）的電流相當(dāng)。源端RTD（RTD-S）從不導(dǎo)通，起到一個與RTD-L相匹配的電阻的作用。RTD的非線性使比較器實現(xiàn)自鎖存的功能，避免了電路再生反饋的需要。因此，RTD基的比較器非常適用于高速的運行。

　　2.2 TSRAM電路

　　在RTD基低功耗電路的應(yīng)用中，存儲器占據(jù)著重要的地位。HEMT由于在低的漏電流下的截至頻率很高，因此在存貯器中具有高速低功耗尋址的優(yōu)勢。低功耗的化合物半導(dǎo)體存儲器可以實現(xiàn)高速的數(shù)據(jù)處理功能。在InP的襯底上制備的僅采用兩個HEMT管以及兩個RTD管，50nW的待機功耗的隧穿靜態(tài)隨機存儲器［14215］如圖9所示。它采用一對峰值電流密度小于1A/cm2，與晶體管的漏電流相當(dāng)?shù)牡碗娏髅芏萊TD管。如圖9（a）所示電路，Vref為1.0V，Vref+在兩態(tài)時取0.45V。由兩個RTD以鎖存器的形式在存儲節(jié)點SN處形成兩個穩(wěn)定的電壓值，并與讀HEMT（readFET）的柵極相連使之驅(qū)動位線（Bitline）同時不影響SN處的電荷。當(dāng)字電壓為低電平時，根據(jù)兩個FET柵漏電流的大小決定節(jié)點SN電平的高低。當(dāng)RTD鎖存電壓Vref+取0.45V時，當(dāng)字線（Wordline）為低電平時，SN根據(jù)以前寫入位線的電平鎖存于上述兩個穩(wěn)定的電壓水平之一。在0.45V的偏壓下，兩個穩(wěn)定的電平值近似為0.08V和0.36V，如圖9（b）所示。在此偏壓下存儲器單元的待命功耗少于50nW，比傳統(tǒng)GaAs靜態(tài)存儲器相比，靜態(tài)功耗降低了近兩百倍。還可通過增加集成的RTD數(shù)量可實現(xiàn)100nW的三態(tài)存儲器單元。另外，隨著硅基RTD的發(fā)展，通過與成熟的CMOS電路相結(jié)合，可應(yīng)用實現(xiàn)硅基RTD低功耗存儲器。

　　表1是不同技術(shù)存儲器在1998年的性能與2006年、2012年的預(yù)測性能比較?？梢钥闯鯮TD基存儲器無論在電路速度，訪問/寫入/擦除時間，還是在功耗、壽命等方面，與CMOS存儲器相比都具有明顯的優(yōu)勢，而且技術(shù)發(fā)展對特征尺寸的要求也不如CMOS那樣苛刻。

　　3 面臨的難點及挑戰(zhàn)

　　RTD基電路雖然具備上述的眾多優(yōu)點，而且器件性能在重復(fù)性，線性，一致性，可靠性等各方面已經(jīng)得到了長足的改進，但仍存在著一些不成熟、不完善的地方?jīng)]有解決，因此阻礙了其電路大規(guī)模批量化的生產(chǎn)。RTD基電路產(chǎn)業(yè)化所面臨的主要挑戰(zhàn)還是由于RTD器件隧穿電流隨勢壘厚度呈指數(shù)規(guī)律變化，因此器件特性對勢阱和勢壘厚度的變化極度敏感。在目前階段整個片上的勢壘、勢阱厚度的漲落仍然比較大，尚無法實現(xiàn)很大規(guī)模的集成。

　　它的另一問題是與采用的材料體系有關(guān)。對于III-V族化合物而言，由于具有較低的肖特基勢壘，HEMT不易制作成增強型器件。而對HBT來說，雖然為增強型，但由于其具有很大的跨導(dǎo)，不易調(diào)節(jié)控制降在RTD兩端的電壓?？涛g工藝方面，由于干法刻蝕所用的氣體對化合物半導(dǎo)體材料的選擇比都不是很高，因此主要還是依靠濕法腐蝕，這樣不利于器件尺寸精度的提高與芯片均勻性的改善。采用SiO2/Si/SiO2結(jié)構(gòu)的RTD無疑是人們所期待的，由于與CMOS工藝完全兼容，可以很容易地與CMOS電路集成在一起。而且由于它的對稱性結(jié)構(gòu)，增加了電路設(shè)計的自由度。但是，要求在兩層SiO2勢壘中生長出一層厚度可精確控制的單晶硅層增大了工藝技術(shù)上的難度，造成目前已實現(xiàn)的器件性能還不是很高，發(fā)展速度也較Si/SiGeRITD緩慢，需要某些關(guān)鍵技術(shù)上的突破。

　　在目前比較關(guān)注的Si/SiGeRITD與CMOS集成的問題上，RITD放置的最好位置是在MOS管的源、漏電極上，這樣做具有便于集成等優(yōu)點［16］?？紤]到溫度對器件的影響，RITD結(jié)構(gòu)的生長順序選擇在CMOS前線工藝退火后，后線金屬工藝前完成。但由于外延層晶格質(zhì)量的退化以及離子注入工藝殘留下的損傷，相同結(jié)構(gòu)的RITD在p+硅襯底和p+離子注入?yún)^(qū)，在周圍有、無其他圖形的情況下展現(xiàn)出不同的PVCR值與峰值電流密度，這樣降低了設(shè)計的自由度。同時，溫濕度對RTD性能的影響與電路中其他集成器件的兼容性問題，尤其在惡劣的空間環(huán)境工作時，也是需要考慮和改進的方面。

　　4 總 結(jié)

　　RTD器件高速度，低功耗，簡化電路的特性已為人們所熟知。在RTD基集成電路的應(yīng)用方面，RTD與III-V族半導(dǎo)體器件（HEMT，HBT）無論從材料生長，工藝制作，還是電路實現(xiàn)等各方面都比較成熟。形成的電路不僅保持了原始電路高頻率、低噪聲和低功耗的特點，而且通過簡化電路結(jié)構(gòu)，減小了芯片面積，提高了集成度。隨著硅基RTD的問世及發(fā)展，與CMOS電路的集成逐漸成為研究的熱點，首個基于Si/SiGeRITD與CMOS的集成電路亦已實現(xiàn)。在電路設(shè)計上，MOBILE以其所特有的雙穩(wěn)態(tài)以及自鎖存的特性，成為RTD基集成電路的發(fā)展基礎(chǔ)。

　　在實際電路的應(yīng)用上，高速的ADC/DAC以及低功耗的存儲器電路成為其最主要的應(yīng)用方向。這方面的研究成果最終可應(yīng)用于高速微電子、光電集成模塊和系統(tǒng)之中，以解決大于40Gbit/s高比特率光電轉(zhuǎn)換的瓶頸。

　　在商業(yè)和軍事應(yīng)用等方面都具有著重要的作用。在推向產(chǎn)業(yè)化的進程中RTD基電路也面臨著包括材料、工藝集成等諸多方面的問題與挑戰(zhàn)，一定程度上影響了其大規(guī)模集成化的進程，需要在材料工藝以及新技術(shù)方面的改進與突破加以解決。通過討論分析，提出基于硅基RTD與線性閾值門（LTG）邏輯相結(jié)合是未來納米級超大規(guī)模集成電路的最佳發(fā)展方向。