摘要：介紹了新型數(shù)字視頻接口的發(fā)展背景和技術(shù)優(yōu)勢(shì)，詳細(xì)分析了ＤＶＩ １．０的通信協(xié)議、Ｔ．Ｍ．Ｄ．Ｓ．的鏈路構(gòu)成、信號(hào)特性、編碼及解碼算法，特別針對(duì)實(shí)際應(yīng)用，分析了ＤＶＩ接口的時(shí)鐘構(gòu)成，最后就顯示相關(guān)的ＤＤＣ、ＥＤＩＤ、ＨＰＤ等協(xié)議進(jìn)行了簡(jiǎn)單介紹。

１ 背景介紹

二十一世紀(jì)剛剛顯現(xiàn)第一縷曙光，正當(dāng)人們享受著以摩爾定律遞增的高速微處理器時(shí)，一種新型的視頻接口技術(shù)將帶給人們更加絢麗多彩的視覺(jué)感受。這就是業(yè)界剛剛發(fā)展起來(lái)的ＤＶＩ?Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ?數(shù)字視頻接口技術(shù)。隨著以ＬＣＤ為代表的數(shù)字平板顯示技術(shù)的飛速發(fā)展，ＤＶＩ必將迅速成為計(jì)算機(jī)顯示的標(biāo)準(zhǔn)視頻接口。

隨著對(duì)綠色顯示觀念的倡導(dǎo)，ＣＲＴ顯示已由球面發(fā)展到柱面，又從柱面發(fā)展到純平顯示，人們對(duì)屏幕刷新率和圖像幾何失真要求愈來(lái)愈高，傳統(tǒng)模擬ＶＧＡ視頻接口＋ＣＲＴ或ＬＣＤ顯示器的圖像顯示能力越來(lái)越捉襟見(jiàn)肘。制造成本的不斷降低，使ＬＣＤ等平板顯示技術(shù)已逐步取代傳統(tǒng)的ＣＲＴ顯示器成為ＰＣ機(jī)顯示器的主流。由于要與傳統(tǒng)的ＶＧＡ模擬接口兼容，其內(nèi)部不得不內(nèi)置一級(jí)ＡＤＣ?數(shù)模轉(zhuǎn)換?及ＰＬＬ?鎖相環(huán)?電路，將模擬的視頻信號(hào)轉(zhuǎn)化成數(shù)字信號(hào)再進(jìn)行顯示，還要進(jìn)一步針對(duì)ＣＲＴ顯示的值進(jìn)行校正，得到適合ＬＣＤ象素特性的灰度信號(hào)。這樣一系列中間環(huán)節(jié)的轉(zhuǎn)換，加上模擬傳輸環(huán)節(jié)中難以抑制的噪聲干擾問(wèn)題，使得此類(lèi)平板顯示的圖像信息丟失，并隨著分辨率和場(chǎng)頻的提高而加重。以ＬＣＤ、ＰＤＰ、ＬＥＤ、ＯＬＥＤ等為代表的平板顯示（包括數(shù)字投影儀）的蓬勃發(fā)展，對(duì)數(shù)字視頻接口技術(shù)提出了迫切要求。



    ＤＶＩ數(shù)字視頻接口就是在這種趨勢(shì)下產(chǎn)生的。ＤＶＩ由Ｉｎｔｅｌ、Ｓｉｌｉｃｏｎ Ｉｍａｇｅ、Ｃｏｍｐａｑ、Ｆｕｊｉｔｓｕ Ｌｉｍｉｔｅｄ、Ｈｅｗｌｅｔｔ－Ｐａｃｋａｒｄ Ｃｏｍｐａｎｙ、ＩＢＭ、ＮＥＣ合作提出的一種數(shù)字視頻接口標(biāo)準(zhǔn)，很好地解決了上述問(wèn)題，而且還兼容了傳統(tǒng)的ＶＧＡ接口，是目前極具發(fā)展前途的一種ＰＣ機(jī)視頻接口標(biāo)準(zhǔn)。本文的目的在于使讀者迅速掌握ＤＶＩ的通信協(xié)議，從接口提取視頻信息，擺脫對(duì)計(jì)算機(jī)內(nèi)部復(fù)雜的硬件原理的研究，使ＤＶＩ接口的高質(zhì)量數(shù)字視頻信息可以按用戶(hù)的要求進(jìn)行開(kāi)發(fā)利用。

２ ＤＶＩ接口構(gòu)成

ＤＶＩ接口利用最小變換差分信號(hào)—Ｔ．Ｍ．Ｄ．Ｓ． ?Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌ?作為基本電氣鏈接信號(hào)。Ｔ．Ｍ．Ｄ．Ｓ．鏈路主要用于將圖像數(shù)據(jù)傳送到顯示器。ＤＶＩ接口協(xié)議允許使用雙Ｔ．Ｍ．Ｄ．Ｓ．鏈路結(jié)構(gòu)，從而可以支持超大分辨率的顯示設(shè)備。Ｔ．Ｍ．Ｄ．Ｓ．通過(guò)先進(jìn)的編碼算法將８ｂｉｔ的象素?cái)?shù)據(jù)轉(zhuǎn)換成１０ｂｉｔ的最小變換信號(hào)，削弱了傳輸電纜中交叉電磁干擾ＥＭＩ，并且這種直流平衡的編碼信號(hào)更有利于光纖傳輸。另外這種先進(jìn)的編碼算法可以為接收端提供時(shí)鐘恢復(fù)信號(hào)，并允許在較遠(yuǎn)距離傳輸時(shí)（一般小于５ｍ）信號(hào)有較大的抖動(dòng)誤差。

２．１ ＤＶＩ體系結(jié)構(gòu)要求

ＤＶＩ作為一種面向計(jì)算機(jī)開(kāi)發(fā)的視頻接口，要與現(xiàn)有的操作系統(tǒng)、硬件平臺(tái)兼容，還要與以前的接口標(biāo)準(zhǔn)保持一定的兼容性。圖１是ＤＶＩ接口Ｔ．Ｍ．Ｄ．Ｓ．的邏輯鏈路結(jié)構(gòu)。ＤＶＩ支持即插即用功能（Ｐｌｕｇ ａｎｄ Ｐｌａｙ）。在系統(tǒng)啟動(dòng)時(shí)，ＤＶＩ提供最低分辨率ＶＧＡ ６４０×４８０模式? 系統(tǒng)通過(guò)ＤＤＣ２Ｂ協(xié)議訪問(wèn)顯示器，獲得顯示器對(duì)象素格式的支持情況，通過(guò)ＥＤＩＤ數(shù)據(jù)獲得關(guān)于顯示器型號(hào)和現(xiàn)實(shí)能力的信息。這些內(nèi)容都是顯示器制造商在顯示器內(nèi)部固化的一段數(shù)據(jù)，通過(guò)ＤＤＣ?Ｄｉｓｐｌａｙ Ｄａｔａ Ｃｈａｎｎｅｌ?向主機(jī)系統(tǒng)提供自身信息。

    系統(tǒng)啟動(dòng)后會(huì)自動(dòng)加載圖形顯示控制器（即顯卡）的驅(qū)動(dòng)程序。根據(jù)用戶(hù)提出的顯示要求，即屏幕的分辨率、色深、刷新率，結(jié)合由ＤＤＣ獲得關(guān)于顯示器的信息，確定Ｔ．Ｍ．Ｄ．Ｓ．的啟用情況。ＤＶＩ的單Ｔ．Ｍ．Ｄ．Ｓ．只提供２４ｂｉｔ色深，當(dāng)用戶(hù)要求的色深超過(guò)２４ｂｉｔ時(shí)，并且系統(tǒng)已經(jīng)確認(rèn)顯卡和顯示器都支持雙鏈路Ｔ．Ｍ．Ｄ．Ｓ．。此時(shí)系統(tǒng)會(huì)啟動(dòng)雙Ｔ．Ｍ．Ｄ．Ｓ．鏈路，鏈路０?數(shù)據(jù)通道０～２?傳輸２４ｂｉｔ信息，其它顏色信息由鏈路１（數(shù)據(jù)通道３～５）傳輸；當(dāng)用戶(hù)的分辨率和刷新率要求超出單Ｔ．Ｍ．Ｄ．Ｓ．鏈路的傳輸能力時(shí)?單Ｔ．Ｍ．Ｄ．Ｓ．鏈路的最高象素傳輸頻率為１６５ＭＨｚ?，系統(tǒng)會(huì)啟動(dòng)鏈路１，鏈路０用來(lái)傳輸奇數(shù)象素信息，鏈路１用來(lái)傳輸偶數(shù)象素信息，并定義顯示器上每一行的第一個(gè)象素為象素１，奇數(shù)象素。由于雙Ｔ．Ｍ．Ｄ．Ｓ．鏈路共用一條時(shí)鐘回路，所以雙鏈路工作時(shí)，鏈路的時(shí)鐘頻率為象素?cái)?shù)據(jù)帶寬的一半。

當(dāng)然，ＤＶＩ接口同樣也支持熱插拔（Ｈｏｔ Ｐｌｕｇ Ｄｅｔｅｃｔｉｏｎ）和顯示器電源管理等技術(shù)?還有對(duì)傳統(tǒng)的模擬ＶＧＡ的兼容等問(wèn)題。這些只是ＤＶＩ作為一種接口標(biāo)準(zhǔn)必須做到的兼容性問(wèn)題，并不代表ＤＶＩ本質(zhì)的先進(jìn)性。有關(guān)這些體系要求問(wèn)題可參閱參考文獻(xiàn)?１～３?。

２．２ Ｔ．Ｍ．Ｄ．Ｓ．協(xié)議詳解

ＤＶＩ接口的先進(jìn)性體現(xiàn)在它可以將海量的顯示信息高速地傳送到顯示器中去，Ｔ．Ｍ．Ｄ．Ｓ．先進(jìn)的編碼算法是其強(qiáng)大能力得以實(shí)現(xiàn)的根本。下面將詳細(xì)解釋?zhuān)裕停模樱畢f(xié)議中與實(shí)際應(yīng)用緊密相關(guān)的幾個(gè)問(wèn)題。為了便于理解作以下規(guī)定：輸入到編碼器或由解碼器輸出的象素?cái)?shù)據(jù)稱(chēng)為象素?cái)?shù)據(jù)?Ｐｉｘｅｌ Ｄａｔａ?；由發(fā)送器送出的或輸入到接收器的編碼數(shù)據(jù)稱(chēng)為碼元?Ｃｈａｒａｃｔｅｒ?。

請(qǐng)注意：在ＤＶＩ接口協(xié)議中并沒(méi)有規(guī)定輸入或輸出的象素?cái)?shù)據(jù)是串行的還是并行的，輸入輸出的數(shù)據(jù)格式留給芯片制造廠商靈活掌握，用戶(hù)應(yīng)根據(jù)自己的實(shí)際情況選用芯片型號(hào)。

２．２．１ 鏈路結(jié)構(gòu)

Ｔ．Ｍ．Ｄ．Ｓ．鏈路結(jié)構(gòu)見(jiàn)圖２。圖３是單鏈路Ｔ．Ｍ．Ｄ．Ｓ．結(jié)構(gòu)圖。雙鏈路結(jié)構(gòu)與單鏈路很相似。每個(gè)鏈路的發(fā)送器（Ｔｒａｎｓｍｉｔｔｅｒ）中包含三個(gè)完全相同編碼器（Ｅｎｃｏｄｅｒ），每個(gè)編碼器驅(qū)動(dòng)一條串行Ｔ．Ｍ．Ｄ．Ｓ．通道（Ｃｈａｎｎｅｌ）。輸入到每個(gè)編碼器的數(shù)據(jù)包括８ｂｉｔ象素?cái)?shù)據(jù)和２ｂｉｔ控制信號(hào)（見(jiàn)圖３）。

在ＤＥ（Ｄａｔａ Ｅｎａｂｌｅ）信號(hào)的控制下，編碼器在任何合法時(shí)鐘驅(qū)動(dòng)下，分別將象素?cái)?shù)據(jù)和控制數(shù)據(jù)編碼并由發(fā)送器將編碼后的碼元串行發(fā)送到Ｔ．Ｍ．Ｄ．Ｓ．鏈路上。在ＤＥ有效期間（ＤＥ＝１）對(duì)象素?cái)?shù)據(jù)進(jìn)行編碼發(fā)送，在ＤＥ無(wú)效期間（ＤＥ＝０）對(duì)控制數(shù)據(jù)進(jìn)行編碼發(fā)送。無(wú)論是對(duì)二者中的哪一項(xiàng)進(jìn)行編碼，由編碼器輸出的都是串行的１０ｂｉｔ碼元，并且最低有效位先送出。

圖3 單鏈路T.M.D.S.結(jié)構(gòu)

    ２．２．２ 時(shí)鐘與同步問(wèn)題

時(shí)鐘與同步是ＤＶＩ信號(hào)處理過(guò)程中至關(guān)重要的一環(huán)。以顯卡中圖形處理器提供的象素時(shí)鐘（Ｐｉｘｅｌ Ｃｌｏｃｋ）為參考時(shí)鐘，在整個(gè)信號(hào)收發(fā)過(guò)程中，會(huì)存在三組不同頻率的時(shí)鐘信號(hào)，這三組時(shí)鐘信號(hào)通過(guò)鎖相環(huán)電路（ＰＬＬ）進(jìn)行同步控制。

從圖３可知，以象素時(shí)鐘的速度輸入到編碼器的８ｂｉｔ象素?cái)?shù)據(jù)被變換成１０ｂｉｔ的Ｔ．Ｍ．Ｄ．Ｓ．碼元，在Ｔ．Ｍ．Ｄ．Ｓ．通道內(nèi)串行傳輸。所以Ｔ．Ｍ．Ｄ．Ｓ． 碼元要以１０倍象素的時(shí)鐘頻率進(jìn)行碼元傳輸。在接收端，若要正確判斷所接收的碼元就需要用高于碼時(shí)鐘?Ｃｈａｒａｃｔｅｒ Ｃｌｏｃｋ?的頻率對(duì)輸入信號(hào)進(jìn)行采樣，所以又存在一個(gè)采樣時(shí)鐘?Ｓａｍｐｌｉｎｇ Ｃｌｏｃｋ?。例如：ＴＩ公司提供的ＤＶＩ接收芯片?６?采用４倍過(guò)采樣技術(shù)對(duì)輸入信號(hào)采樣，在ＸＧＡ分辨率（１０２４×７６８）、６０Ｈｚ刷新率的情況下，象素時(shí)鐘為６５ＭＨｚ，則Ｔ．Ｍ．Ｄ．Ｓ．碼元時(shí)鐘將為６５０ＭＨｚ，采樣時(shí)鐘將達(dá)到２．６ＧＨｚ。

Ｔ．Ｍ．Ｄ．Ｓ．的先進(jìn)編碼算法使得串行輸出的碼元流中包含了碼元同步信息，利用ＰＬＬ技術(shù)使接收器和解碼器可以在串行的碼元流中正確測(cè)定碼元邊界、解碼象素?cái)?shù)據(jù)。在Ｔ．Ｍ．Ｄ．Ｓ．輸出的編碼中，代表象素?cái)?shù)據(jù)的編碼包含了５次或５次以下的變化信息，而代表控制信號(hào)的編碼包含了７次以上的變換信息。這些含有高變化信息的編碼在顯示的消隱時(shí)期內(nèi)被送出。解碼器可以唯一確定地識(shí)別這些高變換碼，ＰＬＬ可以利用這些確定的信號(hào)作為相位校正的參考信號(hào)。

２．２．３ Ｔ．Ｍ．Ｄ．Ｓ．編碼與解碼算法

深入理解、靈活運(yùn)用并實(shí)現(xiàn)這些先進(jìn)的算法是芯片制造廠商最關(guān)心的問(wèn)題。本文從使用者的角度出發(fā)，以實(shí)用為原則對(duì)編碼及解碼算法進(jìn)行分析。

從圖３中可以看出，實(shí)際應(yīng)用時(shí)最關(guān)心的行同步、場(chǎng)同步信號(hào)作為控制信息在藍(lán)基色?Ｂｌｕｅ?７?０??被編碼器編碼發(fā)送；其他通道的控制信號(hào)ＣＴＬ?０?３?或ＣＴＬ?０?９?都應(yīng)接邏輯０，其中ＣＴＬ０可以提供用戶(hù)使用，但有嚴(yán)格使用條件，非不得不用的情況下推薦接邏輯０。

Ｔ．Ｍ．Ｄ．Ｓ．的每一條通道都由連續(xù)輸出的１０ｂｉｔ串行編碼驅(qū)動(dòng)。在顯示的消隱?５??ＤＥ＝０?時(shí)間段內(nèi)編碼器輸出四個(gè)特定編碼，詳見(jiàn)圖４，也就是前面所說(shuō)的可被解碼器唯一確定識(shí)別的四個(gè)編碼。在ＤＥ＝１時(shí)編碼過(guò)程分為兩個(gè)階段，第一階段對(duì)８ｂｉｔ的象素?cái)?shù)據(jù)進(jìn)行最小變換生成９ｂｉｔ的最小變化碼，其中最低有效位與象素?cái)?shù)據(jù)的最低有效位相同，第９位為變換方式標(biāo)志位：０表示對(duì)象素?cái)?shù)據(jù)進(jìn)行異或非?ＸＮＯＲ?變換，１表示進(jìn)行異或?ＸＯＲ?變換；第二階段生成１０ｂｉｔ的直流平衡碼：如果上一次編碼傳輸了過(guò)多的１且將要傳輸編碼中１比０多，則將此次編碼的低８位取反并在第１０位置１，否則，將不作處理，直接傳輸。

每一條Ｔ．Ｍ．Ｄ．Ｓ．鏈路中含有與３個(gè)編碼器對(duì)應(yīng)的３個(gè)解碼器。Ｔ．Ｍ．Ｄ．Ｓ．的解碼算法相對(duì)簡(jiǎn)單一些。由于在消隱時(shí)間內(nèi)傳輸了特定的四個(gè)編碼，解碼器可以判斷ＤＥ的邏輯狀態(tài)，若ＤＥ＝０，則直接將對(duì)應(yīng)的控制信號(hào)組合狀態(tài)送出。若ＤＥ＝１，則根據(jù)第１０位的情況決定低８位是否進(jìn)行取反，根據(jù)第９位的信息決定對(duì)編碼進(jìn)行的變化方式：為１，進(jìn)行ＸＯＲ（異或）變換?為０，進(jìn)行ＸＮＯＲ（異或非）變換。在象素?cái)?shù)據(jù)有效期間，行、場(chǎng)同步以及控制信息ＣＴＬＸ均保持恒定。通過(guò)上述解碼過(guò)程，行同步和場(chǎng)同步信號(hào)由藍(lán)基色通道解調(diào)出來(lái)，結(jié)合另外兩個(gè)通道解調(diào)出來(lái)的綠基色和紅基色，就可以進(jìn)行視頻信息的數(shù)字方式顯示了。

圖５是Ｔ．Ｍ．Ｄ．Ｓ．的鏈路時(shí)序關(guān)系，其中ｔＢ是對(duì)消隱信號(hào)持續(xù)時(shí)間的要求，要求ｔＢ≥１２８Ｔｐｉｘｅｌ?Ｔｐｉｘｅｌ為象素時(shí)鐘周期。ｔＥ和ｔＲ分別是編碼和解碼延遲時(shí)間，一般小于６４Ｔｐｉｘｅｌ。

圖5 T.M.D.S.的鏈路時(shí)序關(guān)系

３ ＤＶＩ接口應(yīng)用指南

ＤＶＩ接口提供了強(qiáng)大的數(shù)據(jù)傳輸率，其鏈路工作頻率很高，所以對(duì)器件的供電電壓、連接電纜的特性阻抗以及終端接插件的電氣特性都有非常嚴(yán)格和詳細(xì)的規(guī)定。這些都是ＤＶＩ相關(guān)器件廠商要嚴(yán)格遵循的技術(shù)指標(biāo)。

表１給出了實(shí)際應(yīng)用最為關(guān)心的五個(gè)工作參數(shù)，其他參數(shù)的詳細(xì)解釋見(jiàn)文獻(xiàn)。表２給出了ＤＶＩ接口插頭信號(hào)線的定義。其中的ＤＤＣ通道用于設(shè)備制造商向主機(jī)提供產(chǎn)品信息，這使ＤＶＩ接口應(yīng)用錦上添花。制造者可以在顯示設(shè)備中固化一段除設(shè)備本身特性參數(shù)以外的信息，結(jié)合計(jì)算機(jī)操作系統(tǒng)，使系統(tǒng)識(shí)別設(shè)備的特征編號(hào)，從而達(dá)到保護(hù)自己產(chǎn)品產(chǎn)權(quán)的目的。當(dāng)然，如果設(shè)計(jì)者不提供ＤＤＣ信息，計(jì)算機(jī)操作系統(tǒng)就會(huì)把當(dāng)前的顯示設(shè)備當(dāng)成標(biāo)準(zhǔn)顯示設(shè)備來(lái)驅(qū)動(dòng)。

表1 推薦DVI工作參能

表2 DVI接口引腳信號(hào)

目前，世界上幾大電子芯片制造廠商都提供ＤＶＩ接口芯片， ＴＩ、ＡＤＩ、Ｓｉｌｉｃｏｎ Ｉｍａｇｅ等公司均提供不同性能參數(shù)的ＤＶＩ發(fā)送或接收芯片，讀者可以到相應(yīng)的網(wǎng)站查詢(xún)更詳盡的信息。

本文從計(jì)算機(jī)顯示技術(shù)的發(fā)展背景入手，詳細(xì)解釋和分析了ＤＶＩ視頻標(biāo)準(zhǔn)。從方便實(shí)用、便于讀者理解的角度與原則出發(fā)，直接針對(duì)實(shí)際應(yīng)用中最為關(guān)心的編碼解碼算法、行同步場(chǎng)同步信號(hào)的提取、數(shù)據(jù)傳輸?shù)臅r(shí)鐘與同步問(wèn)題、數(shù)據(jù)傳輸及恢復(fù)過(guò)程的時(shí)序要求等問(wèn)題，簡(jiǎn)要介紹了ＤＤＣ－顯示數(shù)據(jù)通道的用途。