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標簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級集成電路、軟件設(shè)計工具以及作為預定義系統(tǒng)級功能的IP(Intellectual Property)核。
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DCI是什么?Xilinx 7系列FPGA的HP bank都支持DCI
Xilinx 7系列FPGA的HP bank都支持DCI,目的是在高速單板信號傳輸中保持信號完整性,減少反射等因素影響,那么DCI是什么?digital...
Xilinx 7系列FPGA內(nèi)置ADC XADC獲取模擬信號
XADC內(nèi)部可以直接獲取芯片結(jié)溫和FPGA的若干供電電壓(7系列不包括VCCO),用于監(jiān)控FPGA內(nèi)部狀況。同時提供了17對差分管腳,其中一對專用的模擬...
針對Linux BSP開發(fā)的Petalinux,如何實現(xiàn)硬件工程導入
本實驗工程將介紹如何利在賽靈思異構(gòu)多處理器產(chǎn)品系列 Zynq UtralScale+ MPSoC ZCU102 嵌入式評估板上實現(xiàn)多個 UIO,同時借...
Xilinx FPGA JTAG接口轉(zhuǎn)換成USB接口的方法
隨著USB接口的越來越普及,現(xiàn)在幾乎所有的接口都可以轉(zhuǎn)換成USB接口,本文主要介紹一下Xilinx FPGA的JTAG接口轉(zhuǎn)換成USB接口的方案。
數(shù)字電路設(shè)計中一般包括3個大的階段:源代碼輸入、綜合和實現(xiàn),而電路仿真的切入點也基本與這些階段相吻合,根據(jù)適用的設(shè)計階段的不同仿真可以分為RTL行為級仿...
估計是之前裝過ISE14.7之后卸載,再裝Vivado 2015.3導致的問題;也可能是win8.1的問題,是我在win8.1中使的用戶名是中文的原因(...
通過FPGA的多重配置可以有效地精簡控制結(jié)構(gòu)的設(shè)計,同時可以用邏輯資源較少的FPGA器件實現(xiàn)需要很大資源才能實現(xiàn)的程序。以Virtex5系列開發(fā)板和配置...
FPGA IO的基本結(jié)構(gòu)及默認狀態(tài)
在進行FPGA硬件設(shè)計時,引腳分配是非常重要的一個環(huán)節(jié),特別是在硬件電路上需要與其他芯片通行的引腳。Xilinx FPGA從上電之后到正常工作整個過程中...
Xilinx首次亮相的Virtex UltraScale+ HBM FPGA
隨著人工智能、5G通信、大數(shù)據(jù)、云計算等應用的出現(xiàn),人們對于通信帶寬的要求也在不斷的提高,這些應用需要高吞吐、低延遲、高密度部署等特性,傳統(tǒng)的DDR S...
以Xilinx公司最新的Vivado FPGA集成開發(fā)環(huán)境為基礎(chǔ),將數(shù)字邏輯設(shè)計與硬件描述語言Verilog HDL相結(jié)合,循序漸進地介紹了基于Xili...
2017-12-27 標簽:fpgaFPGA設(shè)計xilinx 1.5萬 0
傳統(tǒng)的源同步傳輸,時鐘和數(shù)據(jù)分離。在速率比較低時(1000M),沒有問題。 在速率越來越高時,這樣會有問題 由于傳輸線的時延不一致和抖動存在,接收端不能...
初學Xilinx SDK的開發(fā),API函數(shù)筆記
初學Xilinx SDK的開發(fā),下面記錄使用到的API函數(shù)及自己的理解。若有誤,還請指教。 1、XScuTimer_Config *XScuTimer_...
XILINX FPGA IP之MMCM PLL DRP時鐘動態(tài)重配詳解
上文XILINX FPGA IP之Clocking Wizard詳解說到時鐘IP的支持動態(tài)重配的,本節(jié)介紹通過DRP進行MMCM PLL的重新配置。
XDMA/PCIE IP的定制和Block Design的搭建
上一篇內(nèi)容我們已經(jīng)對PCIE協(xié)議進行了粗略的講解。那么不明白具體的PCIE協(xié)議,我們就不能在FPGA中使用PCIE來進行高速數(shù)據(jù)傳輸了嗎?答案是否定的。...
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