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      標(biāo)簽　>　verilog

      verilog

      +關(guān)注29人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：709個(gè) 瀏覽：112286次 帖子：937個(gè)

      verilog技術(shù)

      FPGA Verilog實(shí)現(xiàn)4位數(shù)碼管動態(tài)顯示

      FPGA Verilog實(shí)現(xiàn)4位數(shù)碼管動態(tài)顯示

      Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完...

      2019-12-23 標(biāo)簽：fpgaverilog數(shù)碼管 1.3萬 0

      鋯石FPGA A4_Nano開發(fā)板視頻：Verilog基礎(chǔ)知識和語法的講解

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      　　Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和...

      2019-09-27 標(biāo)簽：fpga監(jiān)控verilog 1963 0

      鋯石FPGA A4_Nano開發(fā)板視頻：Verilog關(guān)于問題解惑

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      Verilog HDL語言不僅定義了語法，而且對每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進(jìn)行驗(yàn)證...

      2019-09-27 標(biāo)簽：fpga仿真器verilog 1942 0

      基于Verilog實(shí)現(xiàn)2ASK的調(diào)制

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      在進(jìn)行無線通信時(shí)，基帶產(chǎn)生的信號需要通過天線發(fā)送出去，需要滿足一個(gè)條件，即欲發(fā)射信號的波長與天線的尺寸可比擬（通常認(rèn)為天線尺寸應(yīng)大于波長的十分之一），這...

      2019-04-29 標(biāo)簽：無線通信Verilog2ASK 5828 0

      高質(zhì)量Verilog代碼有什么特點(diǎn)

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      高質(zhì)量的verilog代碼主要包含以下幾個(gè)要素：可讀性、功能、性能、標(biāo)準(zhǔn)化、穩(wěn)定性、可定位。

      2019-03-30 標(biāo)簽：Verilogmac 2094 0

      如何設(shè)計(jì)可綜合的Verilog代碼和應(yīng)該遵循什么原則

      在接觸Verilog 語法參考手冊的時(shí)候，我們發(fā)現(xiàn)其提供了一組非常豐富的功能來描述硬件。所以大家往往會疑惑那些Verilog語句是可綜合的，那些是只能用...

      2019-04-20 標(biāo)簽：fpga存儲器verilog 4996 0

      詳解Verilog的一些基本要素

      前面已經(jīng)說到，模塊名的定義要符合標(biāo)識符的定義，那么什么是標(biāo)識符呢？它的語法是什么呢？

      2019-02-11 標(biāo)簽：寄存器verilog 5689 0

      verilog輕松實(shí)現(xiàn)高分辨率DDS

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      根據(jù)公式2我們可以得到：N越大，也就是頻率控制字位寬越大，那么分辨率越高，我們設(shè)置的任意頻率都可以做到更接近，頻譜上就越看不出差別。而且我們可以知道，這...

      2019-02-04 標(biāo)簽：VerilogDDS調(diào)整器 6102 0

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      FPGA的設(shè)計(jì)就是將自己想要實(shí)現(xiàn)的邏輯通過計(jì)算機(jī)能夠理解的語言描述出來，并讓計(jì)算機(jī)根據(jù)FPGA內(nèi)部的資源生成

      2019-01-01 標(biāo)簽：FPGAVerilog編程 8761 1

      使用verilogHDL實(shí)現(xiàn)乘法器

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      本文在設(shè)計(jì)實(shí)現(xiàn)乘法器時(shí)，采用了4-2和5-2混合壓縮器對部分積進(jìn)行壓縮，減少了乘法器的延時(shí)和資源占 用率；經(jīng)XilinxISE和QuartusII兩種集...

      2018-12-19 標(biāo)簽：VerilogEDA技術(shù) 1.1萬 0

      如何利用verilog驗(yàn)證二分法查找的設(shè)計(jì)代碼

      下面是產(chǎn)生輸出文件的過程，這里我們設(shè)置輸出結(jié)果的格式是fsdb，當(dāng)然我們也可以設(shè)置成vcd的格式。fsdb的文件size比較小，而且利用verdi的波形...

      2018-11-26 標(biāo)簽：電路服務(wù)器verilog 6049 0

      Verilog 99題:畫出CMOS三態(tài)緩沖器的電路原理圖

      圖5，CMOS傳輸門，雙向傳輸，當(dāng)C=0，~C=Vdd，兩個(gè)MOS管都截止，輸入和輸出之間呈現(xiàn)高阻態(tài)，當(dāng)C=Vdd，~C=0，如果0 <= Vi <= ...

      2018-11-12 標(biāo)簽：CMOS反相器Verilog 1.5萬 0

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      當(dāng)然階段四純屬個(gè)人的對未來的推測，但是，近年來，F(xiàn)PGA也高速發(fā)展，明顯有當(dāng)年匯編語言開發(fā)到C高級語言開發(fā)的趨勢，我們是不是應(yīng)該不局限于只學(xué)習(xí)FPG...

      2018-11-12 標(biāo)簽：VerilogC語言VHDL 2.6萬 0

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      跟大家解釋一點(diǎn)，所有testbench本質(zhì)上都是串行執(zhí)行，因?yàn)樵贑PU環(huán)境下，沒有可靠并行執(zhí)行的能力。所有并行的語句，比如兩個(gè)always模塊，fork...

      2018-10-10 標(biāo)簽：FPGAverilog 1.0萬 0

      如何把二進(jìn)制轉(zhuǎn)換為格雷碼？格雷碼是如何判斷讀空寫滿呢？

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      在傳遞讀寫時(shí)鐘域的指針使用格雷碼來傳遞，如何把二進(jìn)制轉(zhuǎn)換為格雷碼，格雷碼是如何判斷讀空寫滿呢？

      2018-09-15 標(biāo)簽：二進(jìn)制verilog格雷碼 8702 0

      常見的Verilog行為級描述語法

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      常見的Verilog描述語句與對應(yīng)的邏輯關(guān)系；熟悉語法與邏輯之間的關(guān)系

      2018-09-15 標(biāo)簽：VerilogCaseIF 1.1萬 0

      FPGA學(xué)習(xí)verilog代碼的經(jīng)驗(yàn)總結(jié)

      既然HDL設(shè)計(jì)是并行的，那么就只能各個(gè)擊破了。我的習(xí)慣是先抓幾個(gè)重要端口，比如時(shí)鐘(CLK)、復(fù)位(RESET)等出現(xiàn)頻率比較高的端口，把它先弄清楚...

      2018-09-15 標(biāo)簽：fpgaverilog代碼 1948 0

      不同verilog代碼的RTL視圖

      不同verilog代碼的RTL視圖

      剛開始玩CPLD/FPGA開發(fā)板的時(shí)候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點(diǎn)稍微復(fù)雜...

      2018-09-15 標(biāo)簽：verilogrtl 4044 0

      組合邏輯概述

      組合邏輯概述

      根據(jù)狄摩根定律第二條，就可以將積之和布爾表達(dá)式轉(zhuǎn)化成和之積形式；根據(jù)狄摩根定律第一條，就可以將和之積布爾表達(dá)式轉(zhuǎn)化成積之和形式。

      2018-09-10 標(biāo)簽：邏輯電路Verilog 8355 0

      數(shù)字電路里面有什么元素需要被描述?

      組合邏輯電路： 可以利用 assign 或者 always @(*) 語句描述。一般復(fù)雜的組合邏輯電路利用 always @(*)語句塊描述。如上加法...

      2018-09-07 標(biāo)簽：邏輯電路Verilog數(shù)字電路 4907 0

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        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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        FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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        +關(guān)注
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        特性阻抗
        +關(guān)注
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        時(shí)鐘源
        +關(guān)注
        時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號。它通常由石英 晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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