testbench就是對寫的FPGA文件進(jìn)行測試的文件，可以是verilog也可以是VHDL。verilog和VHDL的國際標(biāo)準(zhǔn)里面有很多不能被綜合實(shí)現(xiàn)的語句，比如initial，forever，repeat，延時(shí)語句#1等等，這些語句就是用來測試的時(shí)候使用的。運(yùn)行環(huán)境一般是ise或者vivado或者quartus自帶的仿真工具，或者如modelsim一樣的第三方仿真工具。

測試機(jī)制

任何一個(gè)設(shè)計(jì)好的模塊，都有輸入和輸出，此模塊是否滿足要求就是看給定滿足要求的輸入，是否能夠得到滿足要求的輸出。所以testbench的測試機(jī)制就是：用各種verilog或者VHDL語法，產(chǎn)生滿足條件的激勵(lì)信號（也就是對被模塊的輸入），同時(shí)對模塊的輸出進(jìn)行捕捉，測試輸出是否滿足要求。如下圖，產(chǎn)生激勵(lì)輸出驗(yàn)證模塊兩個(gè)模塊都屬于testbench，最好的輸出驗(yàn)證模塊最終只需要給一個(gè)pass和fail的答案出來就可以了。不管是用一個(gè)信號表示pass和fail還是用$display()函數(shù)打印，最終簡單明了的給出過或者不過的信息就好了。請大家寫仿真文件的時(shí)候盡量做到這點(diǎn)。

運(yùn)行順序

跟大家解釋一點(diǎn)，所有testbench本質(zhì)上都是串行執(zhí)行，因?yàn)樵?a href="http://www.socialnewsupdate.com/tags/cpu/" target="_blank">CPU環(huán)境下，沒有可靠并行執(zhí)行的能力。所有并行的語句，比如兩個(gè)always模塊，fork join語句塊，都是軟件模擬并行執(zhí)行的。所以老一點(diǎn)的編譯器，信號定義要在initial語句前面，initial的信號要先有初始值后面的語句才能從給定初值開始執(zhí)行。所以大家寫testbench的時(shí)候，要注意，最好先定義信號，再寫initial語句，后面的語句交換順序不影響，軟件可以識別并按照IEEE標(biāo)準(zhǔn)的順序去執(zhí)行。

如果一個(gè)模塊里面想用并行執(zhí)行語句用fork join語句，順序執(zhí)行用begin end語句。initial語句可以寫多個(gè)，都是并行執(zhí)行的，當(dāng)兩個(gè)信號在initial沖突的時(shí)候，會先執(zhí)行前面的initial的值。