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      標(biāo)簽　>　verilog

      verilog

      +關(guān)注29人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：709個(gè) 瀏覽：112315次 帖子：937個(gè)

      verilog技術(shù)

      如果FPGA/微處理器上只剩下一個(gè)GPIO，該如何進(jìn)行模擬測(cè)量？

      如果FPGA/微處理器上只剩下一個(gè)GPIO，該如何進(jìn)行模擬測(cè)量？

      在本文中，我們將探討一種溫度-頻率轉(zhuǎn)換器，它只需要使用一個(gè)GPIO引腳即可提供準(zhǔn)確的溫度結(jié)果。本文還將演示如何將電壓-頻率轉(zhuǎn)換器用于各種檢測(cè)應(yīng)用。

      2023-10-21 標(biāo)簽：fpga微處理器Verilog 2121 0

      Interface接口的優(yōu)勢(shì)和使用示例

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      將設(shè)計(jì)和驗(yàn)證從邏輯上和時(shí)間上分開，使得兩個(gè)小組可以相對(duì)獨(dú)立。

      2023-09-01 標(biāo)簽：接口IC設(shè)計(jì)Verilog 2117 0

      SystemVerilog中的package和`include有什么不同？

      肯定很多人會(huì)問為什么有的地方使用package，有的地方使用`include，二者是不是等價(jià)的呢？

      2022-11-14 標(biāo)簽：VerilogSystemPackage 2112 0

      Verilog中阻塞和非阻塞賦值金規(guī)

      對(duì)于VerilogHDL語言中，經(jīng)常在always模塊中，面臨兩種賦值方式：阻塞賦值和非阻塞賦值。對(duì)于初學(xué)者，往往非常迷惑這兩種賦值方式的用法，本章節(jié)主...

      2023-06-01 標(biāo)簽：模塊VerilogHDL 2110 0

      關(guān)于FPGA的開源項(xiàng)目介紹

      關(guān)于FPGA的開源項(xiàng)目介紹

      Hello，大家好，之前給大家分享了大約一百多個(gè)關(guān)于FPGA的開源項(xiàng)目，涉及PCIe、網(wǎng)絡(luò)、RISC-V、視頻編碼等等，這次給大家?guī)淼氖遣豢菰锏膴蕵讽?xiàng)...

      2024-01-10 標(biāo)簽：fpga內(nèi)核Verilog 2105 0

      高質(zhì)量Verilog代碼有什么特點(diǎn)

      高質(zhì)量Verilog代碼有什么特點(diǎn)

      高質(zhì)量的verilog代碼主要包含以下幾個(gè)要素：可讀性、功能、性能、標(biāo)準(zhǔn)化、穩(wěn)定性、可定位。

      2019-03-30 標(biāo)簽：Verilogmac 2096 0

      FPGA入門之模塊結(jié)構(gòu)

      FPGA入門之模塊結(jié)構(gòu)

      模塊（ module）是 Verilog 的基本描述單位， 是用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及與其他模塊通信的外部端口。 模塊在概念上可等同一個(gè)器件...

      2023-03-21 標(biāo)簽：模塊cpuVerilog 2091 0

      verilog雙向端口的使用

      在Verilog硬件描述語言中，端口是指連接模塊（Module）與其他模塊、寄存器或是物理設(shè)備的輸入或輸出接口。單向端口可以作為輸入或輸出使用，而雙向端...

      2024-02-23 標(biāo)簽：模塊接口硬件 2089 0

      Fpga Verilog SDRAM模塊—單字讀寫案例

      Fpga Verilog SDRAM模塊—單字讀寫案例

      筆者與SDRAM有段不短的孽緣，它作為冤魂日夜不斷糾纏筆者。筆者嘗試過許多方法將其退散，不過屢試屢敗的筆者，最終心情像橘子一樣橙。

      2023-12-15 標(biāo)簽：fpgaSDRAMVerilog 2074 0

      如何使用verilog參數(shù)和generate語句來編寫可重用的verilog代碼？

      與大多數(shù)編程語言一樣，我們應(yīng)該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來項(xiàng)目的開發(fā)時(shí)間，因?yàn)槲覀兛梢愿p松地將代碼從一個(gè)設(shè)計(jì)移植到另一個(gè)設(shè)計(jì)。

      2023-05-08 標(biāo)簽：Verilog計(jì)數(shù)器編程語言 2073 0

      IC設(shè)計(jì)之Verilog代碼規(guī)范

      IC設(shè)計(jì)之Verilog代碼規(guī)范

      Verilog規(guī)范對(duì)于一個(gè)好的IC設(shè)計(jì)至關(guān)重要。

      2023-08-17 標(biāo)簽：IC設(shè)計(jì)Verilog程序 2072 0

      基于Corundum架構(gòu)的100G RDMA網(wǎng)卡設(shè)計(jì)

      基于Corundum架構(gòu)的100G RDMA網(wǎng)卡設(shè)計(jì)

      傳統(tǒng)TCP/IP技術(shù)處理數(shù)據(jù)包需通過操作系統(tǒng)和其他軟件層，導(dǎo)致數(shù)據(jù)在系統(tǒng)內(nèi)存、處理器緩存和網(wǎng)絡(luò)控制器緩存間頻繁復(fù)制，增加了服務(wù)器CPU和內(nèi)存的負(fù)擔(dān)，特別...

      2023-10-24 標(biāo)簽：內(nèi)存網(wǎng)卡Verilog 2062 0

      Verilog設(shè)計(jì)中函數(shù)和任務(wù)的作用分析

      任務(wù)和函數(shù)在Verilog中用于描述常用的功能行為。與其在不同的地方復(fù)制相同的代碼，不如根據(jù)需求使用函數(shù)或任務(wù)，這是一種良好且常見的做法。為了便于代碼維...

      2022-03-15 標(biāo)簽：Verilog 2059 0

      芯片后仿之SDF 3.0解析

      芯片后仿之SDF 3.0解析

      SDF文件是在VCS/NC-Verilog后仿真運(yùn)行時(shí)將STD/IO/Macro門級(jí)verilog中specify的延遲信息替換為QRC/Star-RC...

      2023-12-18 標(biāo)簽：芯片仿真Verilog 2055 0

      關(guān)于HDLBits的Verilog實(shí)現(xiàn)

      從這一題開始我們將進(jìn)行過程塊的學(xué)習(xí)，也就是時(shí)序和組合邏輯的一些知識(shí)，下面簡單介紹一下這方面知識(shí)：

      2022-09-16 標(biāo)簽：fpga硬件Verilog 2044 0

      基于Verilog的開關(guān)級(jí)建模

      基于Verilog的開關(guān)級(jí)建模

      開關(guān)級(jí)建模是比門級(jí)建模更為低級(jí)抽象層次上的設(shè)計(jì)。在極少數(shù)情況下，設(shè)計(jì)者可能會(huì)選擇使用晶體管作為設(shè)計(jì)的底層模塊。隨著電路設(shè)計(jì)復(fù)雜度及相關(guān)先進(jìn)工具的出現(xiàn)，以...

      2023-03-30 標(biāo)簽：開關(guān)電路設(shè)計(jì)信號(hào) 2039 0

      在questasim里如何設(shè)置和查看種子值呢？

      在systemverilog代碼運(yùn)行中，EDA工具會(huì)先給1個(gè)隨機(jī)種子值(seed)，所有代碼里的隨機(jī)數(shù)都是根據(jù)這個(gè)初始種子衍生出來的。

      2023-05-29 標(biāo)簽：EDA工具VerilogTCL 2034 0

      verilog可綜合的語法子集

      可綜合的語法是指硬件能夠?qū)崿F(xiàn)的一些語法，這些語法能夠被EDA工具支持，能夠通過編譯最終生成用于燒錄到FPGA器件中的配置數(shù)據(jù)流。

      2023-07-23 標(biāo)簽：fpgaVerilogRTL 2012 0

      FPGA之硬件語法篇：Verilog關(guān)鍵問題解惑

      FPGA之硬件語法篇：Verilog關(guān)鍵問題解惑

      大家都知道軟件設(shè)計(jì)使用軟件編程語言，例如我們熟知的C、Java等等，而FPGA設(shè)計(jì)使用的是HDL語言，例如VHDL和Verilog HDL。說的直白點(diǎn)，...

      2019-12-05 標(biāo)簽：fpgaverilog代碼 2008 0

      常見的Verilog行為級(jí)描述語法

      常見的Verilog行為級(jí)描述語法

      常見的模塊介紹：選擇器；譯碼器；解碼器；比較器。這里我們主要從常見的Verilog描述的層面去介紹，而不著重考慮電路。

      2023-05-30 標(biāo)簽：解碼器比較器Verilog 2005 0

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        +關(guān)注
        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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        +關(guān)注
        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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        +關(guān)注
        FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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        ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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        +關(guān)注
        FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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        +關(guān)注
        pcb封裝就是把 實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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        +關(guān)注
        Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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        +關(guān)注
        面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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        AXI
        +關(guān)注
        AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
      • 特性阻抗
        特性阻抗
        +關(guān)注
        特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
      • 時(shí)鐘源
        時(shí)鐘源
        +關(guān)注
        時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英 晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
      • AD采樣
        AD采樣
        +關(guān)注
        　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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        驅(qū)動(dòng)電流
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      • Kintex-7
        Kintex-7
        +關(guān)注
        　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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        Protel DXP
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        FPGA教程
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