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      rtl

      rtl

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      RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫(xiě)，也叫暫存器轉(zhuǎn)移層次。

      文章：353個(gè) 瀏覽：61069次 帖子：96個(gè)

      rtl技術(shù)

      work庫(kù)在VHDL中的特殊用法

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      VHDL 的一個(gè)強(qiáng)大功能是用庫(kù)來(lái)組織 RTL 的不同部分。通過(guò)使用庫(kù)，不同的設(shè)計(jì)人員可以做這個(gè)工程中自己負(fù)責(zé)的那部分工作，而不必?fù)?dān)心會(huì)在命名方面與其他設(shè)...

      2023-08-19 標(biāo)簽：反相器vhdlRTL 1313 0

      如何對(duì)SoC進(jìn)行手動(dòng)FPGA分區(qū)

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      對(duì)SoC芯片要進(jìn)行FPGA原型驗(yàn)證，假如設(shè)計(jì)較大，要將SoC中不同功能模塊或者邏輯模塊分別分配到特定的FPGA，那么對(duì)SoC的分割策略尤為重要

      2023-04-27 標(biāo)簽：fpgaSoC芯片RTL 1298 0

      聊聊例化寄存器型的RTL編碼設(shè)計(jì)

      邏輯和互聯(lián)更加清晰，更接近于底層電路實(shí)現(xiàn)對(duì)工具友好。同時(shí)我的習(xí)慣是用xx_d、xx_q、xx_en來(lái)命名信號(hào)，那么在寫(xiě)邏輯時(shí)，代碼中用到了xx_q我就會(huì)...

      2023-11-10 標(biāo)簽：寄存器芯片設(shè)計(jì)RTL 1293 0

      功能驗(yàn)證在設(shè)計(jì)中的重要性

      當(dāng)一家公司決定研發(fā)一款芯片時(shí)，起初架構(gòu)師和幾位頂層設(shè)計(jì)一起創(chuàng)建一些需求、規(guī)范文檔。

      2023-04-15 標(biāo)簽：fpga加速器RTL 1288 0

      MIPI聲線(xiàn)測(cè)試套件

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      通常，驗(yàn)證IP和設(shè)計(jì)集成需要深入了解協(xié)議和方法。這需要投入大量時(shí)間來(lái)建立內(nèi)部專(zhuān)業(yè)知識(shí)。為了加快這一過(guò)程，Synopsys 的 Soundwire VIP...

      2023-05-26 標(biāo)簽：VerilogRTL源代碼 1287 0

      淺談RTL中常見(jiàn)的bug

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      在你們的工作中都遇到過(guò)哪些bug呢？下面這些你見(jiàn)過(guò)沒(méi)？

      2023-07-15 標(biāo)簽：寄存器仿真時(shí)鐘 1278 0

      從Verilog PLI到SystemVerilog DPI的演變過(guò)程

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      寫(xiě)過(guò)Verilog和systemverilog的人肯定都用過(guò)系統(tǒng)自定義的函數(shù)$display，這是預(yù)定好的，可以直接調(diào)用的功能。

      2023-05-16 標(biāo)簽：VerilogC語(yǔ)言RTL 1274 0

      在SpinalHDL中如何將ROM的初始化放置在RTL文件中？

      在默認(rèn)情況下，SpinalHDL在生成代碼時(shí)會(huì)同時(shí)生成一個(gè)bin文件及一個(gè)RTL代碼文件。在RTL代碼中，會(huì)通過(guò)readmemb函數(shù)來(lái)載入初始化內(nèi)容

      2023-04-01 標(biāo)簽：ROMHDLRTL 1271 0

      在RTL編碼書(shū)寫(xiě)中如何考慮時(shí)延與布線(xiàn)的問(wèn)題呢？

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      分if-else,case 的各種情況分開(kāi)討論,主要目的是將分支支路中 晚到的信號(hào)放到離輸出最近的一級(jí)中

      2023-06-27 標(biāo)簽：FPGA設(shè)計(jì)比較器RTL 1270 0

      在Windows 10上創(chuàng)建并運(yùn)行AMD Vitis?視覺(jué)庫(kù)示例

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      本篇文章將演示創(chuàng)建一個(gè)使用 AMD Vitis? 視覺(jué)庫(kù)的 Vitis HLS 組件的全過(guò)程。此處使用的是 Vitis Unified IDE。如果您使...

      2024-05-08 標(biāo)簽：RTLGUIOpenCV 1268 0

      你想自己設(shè)計(jì)一個(gè)FPGA IP嗎！

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      開(kāi)發(fā)和驗(yàn)證 FPGA IP 不僅僅是編寫(xiě) HDL，而是需要更多的思考。讓我們來(lái)看看如何做吧！

      2023-10-16 標(biāo)簽：fpga寄存器IP 1263 0

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      FPGA設(shè)計(jì)的五個(gè)主要任務(wù)：邏輯綜合、門(mén)級(jí)映射、整體功能邏輯布局、邏輯資源互連布線(xiàn)，最后生成FPGA的bit流

      2023-04-06 標(biāo)簽：FPGA設(shè)計(jì)EDA工具SoC芯片 1250 0

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      各位ICer對(duì)面向?qū)ο蟮恼Z(yǔ)言Python想必并不陌生，作為繼Perl之后最知名，且一直持續(xù)保持著版本 更新的腳本語(yǔ)言

      2023-05-23 標(biāo)簽：TCLRTLURL 1249 0

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      2023-02-24 標(biāo)簽：RTLDUT 1234 0

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      2023-07-17 標(biāo)簽：FPGA設(shè)計(jì)RTL狀態(tài)機(jī) 1205 0

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      SystemVerilog case語(yǔ)句與C switch語(yǔ)句類(lèi)似，但有重要區(qū)別。SystemVerilog不能使用break語(yǔ)句（C使用break從s...

      2022-10-27 標(biāo)簽：硬件HDL編碼 1198 0

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      “把算法用RTL實(shí)現(xiàn)，怎么做？” 這個(gè)問(wèn)題，對(duì)于芯片設(shè)計(jì)工程師、芯片算法工程師、FPGA工程師來(lái)講，是非常重要的問(wèn)題。 算法時(shí)代來(lái)臨， 學(xué)習(xí) 將算法轉(zhuǎn)化...

      2023-06-02 標(biāo)簽：fpga芯片RTL 1182 0

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      對(duì)傳統(tǒng)的非DFX設(shè)計(jì)進(jìn)行調(diào)試時(shí)，一個(gè)重要環(huán)節(jié)是插入ILA（Integrated Logic Analyzer，集成邏輯分析儀）。

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      2023-05-30 標(biāo)簽：驅(qū)動(dòng)器存儲(chǔ)器SoC芯片 1175 0

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        eFPGA，全稱(chēng)為嵌入式FPGA（Embedded FPGA），顧名思義是將類(lèi)似于FPGA的可編程邏輯陣列“嵌入”到ASIC或SoC中。
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      線(xiàn)性穩(wěn)壓器 LDO 開(kāi)關(guān)穩(wěn)壓器 DC/DC 降壓轉(zhuǎn)換器 電源模塊 MOSFET IGBT
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