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FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點。
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為基于FPGA的嵌入式系統(tǒng)進(jìn)行安全升級
“系統(tǒng)正在更新,請勿關(guān)閉電源?!蔽覀兌伎吹竭^這個警告,它通常在電子器件要在閃存安裝代碼更新時出現(xiàn)。如果更新被中斷,閃存將無法正確更新,代碼將會損壞,而器...
2016-12-08 標(biāo)簽:fpga嵌入式系統(tǒng) 1041 0
在這個強(qiáng)調(diào)智能與聯(lián)網(wǎng)的時代 FPGA已經(jīng)成為一個重要且不可或缺的元件
在這個強(qiáng)調(diào)智能與聯(lián)網(wǎng)的時代,可編程邏輯柵陣列 (FPGA)已經(jīng)成為一個重要且不可或缺的元件。以全球500億個聯(lián)網(wǎng)設(shè)備,一年所產(chǎn)生的數(shù)據(jù)量將不計其數(shù)。從數(shù)...
基于FPGA開發(fā)板的OV7670 驅(qū)動設(shè)計
在一些攝像頭中,pwdn管腳和rst管腳有時會直接省略掉。pwdn管腳為電源掉電模式管腳,低電平表示為正常模式,高電平表示掉電模式。使用時,將pwdn管...
FPGA設(shè)計的主要難點是熟悉硬件系統(tǒng)以及內(nèi)部資源,保證設(shè)計的語言能夠?qū)崿F(xiàn)元器件之間的有效配合,提高程序的可讀性以及利用率。這也對設(shè)計人員提出了比較高的要...
Xilinx Ultrascale系列FPGA的時鐘資源與架構(gòu)解析
Ultrascale是賽靈思開發(fā)的支持包含步進(jìn)功能的增強(qiáng)型FPGA架構(gòu),相比7系列的28nm工藝,Ultrascale采用20nm的工藝,主要有2個系列...
2025-04-24 標(biāo)簽:FPGAXilinxUltraScale 1039 0
通過使用Xilinx 的 XC7A35T-2CSG325C Artix-7 FPGA,ThunderScope 可以將 1 GB/s 的實時采樣數(shù)據(jù)傳輸...
2023-08-29 標(biāo)簽:fpga示波器數(shù)據(jù)傳輸 1038 0
FPGA固有的并行執(zhí)行要求邏輯電路獨立元件可在不用時間脈沖下驅(qū)動。在不同運行速度下的邏輯電路之間傳遞數(shù)據(jù)是很棘手的。使用先進(jìn)先出(FIFO)緩沖器時,板...
現(xiàn)場可編程門陣列(FPGA)可以實現(xiàn)任意數(shù)字邏輯,從微處理器到視頻生成器或加密礦機(jī),一應(yīng)俱全。FPGA由許多邏輯模塊組成,每個邏輯模塊通常由觸發(fā)器和邏輯...
FPGA與FPGA之間互連對信號延遲的影響,兩片F(xiàn)PGA的IO之間每一個額外的過渡,例如連接器、焊點甚至板內(nèi)通孔,都會增加一些阻抗,從而降低信號質(zhì)量,并...
基于FPGA進(jìn)行DNN設(shè)計經(jīng)驗總結(jié)
深度神經(jīng)網(wǎng)絡(luò)(deep nearal network)是機(jī)器學(xué)習(xí)發(fā)展20年來取得的最大突破,比如在語音識別方面,相比于傳統(tǒng)方法,其將錯誤率降低了30%;
2023-03-21 標(biāo)簽:fpga深度神經(jīng)網(wǎng)絡(luò)dnn 1035 0
業(yè)內(nèi)首款全國產(chǎn)ARM+FPGA工業(yè)核心板
ARM\FPGA\ROM\RAM\連接器等所有器件均為國產(chǎn)工業(yè)級(-40°C~+85°C)ARM:全志T3/A40i,準(zhǔn)車規(guī)級芯片 ●FPGA...
當(dāng)采用現(xiàn)場可編程門陣列 (FPGA) 進(jìn)行設(shè)計時,電源排序是需要考慮的一個重要的方面。通常情況下,F(xiàn)PGA 供應(yīng)商都規(guī)定了電源排序要求,因為一個FPGA...
本系列將帶來FPGA的系統(tǒng)性學(xué)習(xí),從最基本的數(shù)字電路基礎(chǔ)開始,最詳細(xì)操作步驟,最直白的言語描述,手把手的“傻瓜式”講解,讓電子、信息、通信類專業(yè)學(xué)生、初...
用于信號和數(shù)據(jù)處理電路的DC-DC轉(zhuǎn)換器解決方案
LT8652S的工作頻率范圍為300 kHz至3 MHz,使設(shè)計人員能夠最大限度地減小外部元件尺寸,并避開AM無線電等關(guān)鍵頻段。靜音開關(guān)穩(wěn)壓器 2 技術(shù)...
通常我們會為工程添加UCF 約束指定時序要求和管腳約束。但是UCF 約束是給MAP,PAR 等實現(xiàn)使用的,綜合工具XST 并不能感知系統(tǒng)的時序要求。而為...
關(guān)于FPGA設(shè)計中多時鐘域和異步信號處理有關(guān)的問題
當(dāng)這些時鐘一啟動,它們之間存在一個固定的相位關(guān)系,如此可以避免任何建立時間和保持時間違規(guī)。只要時鐘沒有漂移,就沒有任何時序違規(guī)出現(xiàn),并且器件會如預(yù)想那樣工作。
Atlys開發(fā)板FPGA Design Flow LAB3的KPSM3程序
最近在使用Atlys開發(fā)板,簡單地過了一下板子光盤上的程序。因為例子用到了PicoBlaze,而在這之前并沒有接觸過PicoBlaze的東西,所以一開始...
Altera FPGA 的PIO IP當(dāng)中bidir和inout選項的區(qū)別
? PIO IP是FPGA 設(shè)計中比較簡單常用的IP, 當(dāng)設(shè)置PIO IP的Direction的時候,可以看到有如下4個選項: Input代表這組IO是...
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