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所謂“分頻”,就是把輸入信號(hào)的頻率變成成倍數(shù)地低于輸入頻率的輸出信號(hào)。
2023-06-05 標(biāo)簽:驅(qū)動(dòng)器分頻器計(jì)數(shù)器 2007 0
復(fù)位信號(hào)在使用前一般需要進(jìn)行消抖處理,也稱(chēng)為復(fù)位濾毛刺。復(fù)位的抖動(dòng)可能會(huì)導(dǎo)致芯片產(chǎn)生多次復(fù)位動(dòng)作,給系統(tǒng)帶來(lái)不確定性和誤差。
和函數(shù)一樣,任務(wù)(task)可以用來(lái)描述共同的代碼段,并在模塊內(nèi)任意位置被調(diào)用,讓代碼更加的直觀易讀。
2023-06-01 標(biāo)簽:Verilog時(shí)序控制器CLK 1928 0
如果IP已經(jīng)采用OOC綜合那么是否可以將其修改為Global綜合方式?
相比于Project模式,Vivado Non-Project模式可以提供用戶(hù)更多的控制權(quán),進(jìn)而用戶(hù)可以自主管理整個(gè)編譯流程
什么是自動(dòng)時(shí)鐘門(mén)控結(jié)構(gòu)呢?關(guān)于自動(dòng)時(shí)鐘門(mén)控的解析
每次作為面試官問(wèn)一些RTL功耗優(yōu)化的問(wèn)題時(shí)候,都會(huì)希望聽(tīng)到一個(gè)答案:優(yōu)化了RTL的clk-gating比例。
FPGA時(shí)序分析-建立時(shí)間和保持時(shí)間裕量都是inf怎么解決呢?
今天有個(gè)小伙伴遇到一個(gè)問(wèn)題,就是在vivado里面綜合后看到的建立時(shí)間和保持時(shí)間裕量都是inf,我們來(lái)看看怎么解決這個(gè)問(wèn)題。
2023-07-30 標(biāo)簽:fpgaFPGA設(shè)計(jì)寄存器 1856 0
組合邏輯的延遲Tc,從FF1/CK到FF1/Q的延遲為T(mén)q,定義Treal = Tq + Tc,從建立時(shí)間和保持時(shí)間這兩個(gè)標(biāo)準(zhǔn)去考察Treal。
從鎖存器角度看亞穩(wěn)態(tài)發(fā)生的原因及方案簡(jiǎn)單分析
發(fā)生亞穩(wěn)態(tài)的原因是信號(hào)在傳輸?shù)倪^(guò)程中不能滿(mǎn)足觸發(fā)器的建立時(shí)間和保持時(shí)間。
2023-06-20 標(biāo)簽:鎖存器觸發(fā)器FIFO存儲(chǔ) 1783 0
怎么設(shè)計(jì)一個(gè)32bit浮點(diǎn)的加法器呢?
設(shè)計(jì)一個(gè)32bit浮點(diǎn)的加法器,out = A + B,假設(shè)AB均為無(wú)符號(hào)位,或者換個(gè)說(shuō)法都為正數(shù)。
說(shuō)的是一塊數(shù)字采集板的調(diào)試,主要器件也不多,主要是公司的ADC,ADI的時(shí)鐘芯片和Xilinx的FPGA,還有一些DC-DC和LDO。
編寫(xiě)一個(gè)創(chuàng)建模塊dut實(shí)例的測(cè)試平臺(tái)
編寫(xiě)一個(gè)創(chuàng)建模塊dut實(shí)例(具有任何實(shí)例名稱(chēng))的測(cè)試平臺(tái),并創(chuàng)建一個(gè)時(shí)鐘信號(hào)來(lái)驅(qū)動(dòng)模塊的clk輸入。時(shí)鐘周期為 10 ps。時(shí)鐘應(yīng)初始化為零,其第一個(gè)轉(zhuǎn)...
2023-03-13 標(biāo)簽:VerilogHDL時(shí)鐘信號(hào) 1683 0
SaberRD狀態(tài)機(jī)建模工具介紹(二)狀態(tài)機(jī)建模工具使用示例
假設(shè)電阻阻值為r_normal,首先打開(kāi)狀態(tài)機(jī)建模工具,添加電阻端口,電阻端口包含貫通變量電流和跨接變量電壓,使用分支型端口。
2023-12-05 標(biāo)簽:可變電阻狀態(tài)機(jī)交流電壓 1664 0
使用OSERDES發(fā)送高速串行數(shù)據(jù)
OSERDES實(shí)現(xiàn)并串轉(zhuǎn)換,只需要管發(fā)送并不需要管接收到的數(shù)據(jù)如何,所以它的操作相對(duì)于ISERDES來(lái)說(shuō)簡(jiǎn)單;
2023-06-16 標(biāo)簽:FPGA設(shè)計(jì)DDRSDR 1642 0
Easier UVM Code Generator Part 4:生成層次化的驗(yàn)證環(huán)境
本文使用Easier UVM Code Generator生成包含多個(gè)agent和interface的uvm驗(yàn)證環(huán)境。
入門(mén)從簡(jiǎn)單開(kāi)始,先來(lái)個(gè)三分頻分析一下。三分頻其實(shí)就是把輸入時(shí)鐘的三個(gè)周期當(dāng)作一個(gè)周期,具體波形如圖所示。
2023-06-05 標(biāo)簽:分頻器計(jì)數(shù)器觸發(fā)器 1626 0
在芯片內(nèi)部,信號(hào)一般都是通過(guò)并行傳輸?shù)模驗(yàn)榇袀鬏攲?shí)在是太慢了。
2023-09-01 標(biāo)簽:CLKI2C協(xié)議ADC采樣 1570 0
寫(xiě)assertion很痛苦?了解一下SVA Checker Library
請(qǐng)根據(jù)這段代碼寫(xiě)一個(gè)assertion檢查 count 每次加5。
2023-08-12 標(biāo)簽:VCSSVAFIFO存儲(chǔ) 1520 0
所有的單比特信號(hào)跨時(shí)鐘域都可以用敲兩級(jí)DFF的辦法處理嗎?
用敲兩級(jí)DFF的辦法(兩級(jí)DFF同步器)可以實(shí)現(xiàn)單比特信號(hào)跨時(shí)鐘域處理。但你或許會(huì)有疑問(wèn),是所有的單比特信號(hào)跨時(shí)鐘域都可以這么處理嗎?
2023-06-28 標(biāo)簽:信號(hào)處理器同步器CLK 1507 0
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