set_output_delay的本質是什么？淺談set_ouput_delay時序

set_output_delay是對模塊output信號在模塊外部延遲的約束，本質上EDA工具會根據(jù)約束調整內部器件（UFF0）的類型，擺放位置以及組合...

2023-08-12 標簽：EDA工具觸發(fā)器延時器 2785 0

觸發(fā)器實現(xiàn)邊沿出發(fā)是如何實現(xiàn)的？

簡單的說觸發(fā)器實現(xiàn)邊沿出發(fā)是通過兩級鎖存器實現(xiàn)的，比如上升沿觸發(fā)其實是，前一級是低電平鎖存，后一級是高電平鎖存。

2023-06-28 標簽：反相器鎖存器觸發(fā)器 2770 0

淺析D觸發(fā)器的建立時間和保持時間物理含義

我理解這個D觸發(fā)正常運轉要滿足四個約束，第一個是建立時間，第二個是保持時間，第三個是對于最后一個傳輸門的關斷時間的控制，第四個是[時鐘周期]() 約束。

2023-12-04 標簽：反相器鎖存器D觸發(fā)器 2655 0

clock-gating的綜合實現(xiàn)

在ASIC設計中，項目會期望設計將代碼寫成clk-gating風格，以便于DC綜合時將寄存器綜合成clk-gating結構，其目的是為了降低翻轉功耗。

2023-09-04 標簽：寄存器IC設計ASIC設計 2587 0

HDB3編解碼簡析

此次需求提供的十分明確，給出了編碼規(guī)則及示例，明確了編解碼端口要求；仿真模塊根據(jù)設計進行適配。

2023-05-15 標簽：VHDL語言編解碼RST 2533 0

通過解剖一個邊沿觸發(fā)器簡要說明setup和hold產(chǎn)生原因

在后仿真過程中經(jīng)常會遇到關于setup和hold violation的問題，但是關于setup和hold time的產(chǎn)生原因和由來很多人還比較朦朧，為此...

2023-07-04 標簽：鎖存器觸發(fā)器CLK 2391 0

數(shù)字IC設計中為什么要避免鎖存器呢？

上學時，老師說判斷語句要把條件寫全， **不然會生成鎖存器，做項目時又說多比特寄存器信號的賦值一定要加if條件，不讓出現(xiàn)else的賦值** 。就很矛盾，...

2023-11-09 標簽：fpgaIC設計鎖存器 2372 0

如何設計一個對按鍵信號進行計數(shù)的計數(shù)器？

detect_module模塊用于檢測按鍵信號的下降沿，當檢測到下降沿后，輸出一個時鐘周期的高電平。

2023-10-10 標簽：寄存器計數(shù)器CLK 2371 0

怎樣通過設置clock group來確認各個時鐘之間的關系？

今天我們要介紹的時序分析基本概念是 **clock group，簡稱時鐘組。** 定義完時鐘后，我們也需要通過設置clock group來確認各個時鐘之...

2023-07-03 標簽：時鐘時序分析Mux 2240 0

看看兩個使用Verilog HDL設計的簡單電路

與非門的Verilog 描述如下圖所示，源程序文件的后綴為.v。

2023-09-17 標簽：D觸發(fā)器時序邏輯電路Module 2238 0

寄存器的時序要求有哪些？

對于下面這個傳輸門來說，只有當CLK為高電平，即傳輸門打開時，輸入端I的電平才會被傳輸?shù)捷敵龆薕，這是一個正常的傳輸過程。

2023-07-13 標簽：寄存器變換器VDD 2202 0

什么是JKE觸發(fā)器？

FF_JKE是一個具有異步設置（SET)和重置(RST)輸入的邊緣觸發(fā)的JK觸發(fā)器（JK Flip-Flop）, 僅SET=1時，輸出Q=1；只要RST...

2023-12-04 標簽：JK觸發(fā)器觸發(fā)器RST 2174 0

使用普通的多路復用器進行切換時鐘會發(fā)生什么？

在現(xiàn)代芯片中，芯片運行時有必要在兩個不同的時鐘之間切換。如果我們使用普通的多路復用器進行切換時鐘會發(fā)生什么？

2023-09-20 標簽：時鐘鎖存器多路復用器 2124 0

RT-Thread開發(fā)GD32F450添加adc外設

開發(fā)板使用的是gd32f450zk，env工具使用的版本是1.3.5，rtthread版本是5.0.0

2023-10-08 標簽：GPIOCLKADC 2113 0

寄存器是什么 掌握使用寄存器做設計需要注意的事項

既然RTL是以寄存器行為為基礎，那么就必須先了解寄存器是什么，并且掌握使用寄存器做設計需要注意的事項。

2023-07-13 標簽：寄存器RTLD觸發(fā)器 2090 0

信號協(xié)議中同步傳輸和異步傳輸有什么區(qū)別

在信號協(xié)議中，有非常多的種類，如UART，I2C，SPI，PCIe等等，它們有自己的一套制定規(guī)則，但是在協(xié)議制定中，一定需要在同步和異步中選擇其中一項作...

2023-11-07 標簽：uart同步傳輸時鐘信號 2056 0

FPGA設計中的模塊化設計

模塊化設計是FPGA設計中一個很重要的技巧，它能夠使一個大型設計的分工協(xié)作、仿真測試更加容易，代碼維護或升級也更加便利。

2023-10-07 標簽：FPGA設計CLK 2010 0