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隨著半導體工藝的進步，晶體管特征尺寸將持續(xù)減小，因而信號的上升邊必然持續(xù)減小且時鐘頻率也必然持續(xù)提高。相應的時鐘頻率的不斷提高則又促進了上升邊的不斷下降，因此也就引發(fā)了愈發(fā)嚴重的信號完整性問題，在高速數(shù)字系統(tǒng)中，對于頻率達到百兆甚至CHz以上的信號，會由于系統(tǒng)的信號完整性的問題而導致信號質(zhì)量不佳。甚至對于不到50 MHz的信號，由于其電平跳變時間在Ins甚至ps級，最終PCB產(chǎn)品中依然有可能會m現(xiàn)信號完整性問題。
為了縮短開發(fā)周期提高效率，在高速PCB設(shè)計過程中可以借助有效的仿真工具對關(guān)鍵信號網(wǎng)絡(luò)進行仿真以輔助設(shè)計。在本設(shè)計中將使用Cadenc:e Allegro軟件平臺下的Allegro PCB Sl GXL、Allegro PCB PI op工ion XL及SigXplorer相關(guān)仿真組件來對系統(tǒng)單一網(wǎng)絡(luò)的信號質(zhì)量，信號間串擾及電源完整性等問題進行仿真來支持疊層設(shè)置、布局布線等規(guī)則的選擇，以此對高速DA/AD電路系統(tǒng)提供硬件設(shè)計技術(shù)支持。根據(jù)仿真的結(jié)果確定電路的最終方案，優(yōu)化了PCB設(shè)計。
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