CY7C1561KV18、CY7C1576KV18 和 CY7C1565KV18 都是包

　　含 QDR II+ 架構(gòu)的 1.8V 同步流水線(xiàn) SRAM。 與 QDR II 架構(gòu)類(lèi)

　　似，QDR II+ 架構(gòu)由兩個(gè)單獨(dú)的端口組成：訪(fǎng)問(wèn)存儲(chǔ)器陣列的讀

　　端口和寫(xiě)端口。 讀端口有專(zhuān)用的數(shù)據(jù)輸出來(lái)支持讀操作，寫(xiě)端口

　　則有專(zhuān)用的數(shù)據(jù)輸入來(lái)支持寫(xiě)操作。 QDR II+ 架構(gòu)具有單獨(dú)的數(shù)

　　據(jù)輸入和數(shù)據(jù)輸出，完全消除了公用 I/O 器件上存在的 “ 轉(zhuǎn)換 ” 數(shù)

　　據(jù)總線(xiàn)方面的需要。 每個(gè)端口都可以通過(guò)一個(gè)公用地址總線(xiàn)訪(fǎng)

　　問(wèn)。 用于讀和寫(xiě)的地址被鎖止在輸入 （K） 時(shí)鐘的備選上升沿。 對(duì)

　　QDR II+ 讀端口和寫(xiě)端口的訪(fǎng)問(wèn)完全相互獨(dú)立。 為了獲得最大的

　　數(shù)據(jù)吞吐量，讀端口和寫(xiě)端口上都配備有 DDR 接口。 每個(gè)地址

　　都與四個(gè) 8 位字 （CY7C1561KV18）、9 位字 （CY7C1576KV18）

　　或 36 位字 （CY7C1565KV18） 相關(guān)聯(lián)，這些字以突發(fā) （Burst） 模

　　式按順序傳入或傳出器件。 由于數(shù)據(jù)可以在兩個(gè)輸入時(shí)鐘（K 和

　　K）的每個(gè)上升沿傳入和傳出器件，因此通過(guò)消除總線(xiàn) “ 轉(zhuǎn)換 ”，

　　能夠在獲得最大內(nèi)存帶寬的同時(shí)，簡(jiǎn)化系統(tǒng)設(shè)計(jì)。

　　深度擴(kuò)展 （Depth Expansion） 是通過(guò)端口選擇實(shí)現(xiàn)的，能夠使每

　　個(gè)端口獨(dú)立工作。

　　所有同步輸入都會(huì)通過(guò)由 K 或 K 控制的輸入寄存器。 所有數(shù)據(jù)

　　輸出都會(huì)通過(guò)由 K 或 K 輸入時(shí)鐘控制的輸出寄存器。 寫(xiě)操作通

　　過(guò)片上同步自定時(shí)寫(xiě)電路進(jìn)行。