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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>FPGA開發(fā)環(huán)境入門實(shí)驗(yàn)之組合邏輯設(shè)計(jì)的資料說(shuō)明

      FPGA開發(fā)環(huán)境入門實(shí)驗(yàn)之組合邏輯設(shè)計(jì)的資料說(shuō)明

      2020-10-16 | rar | 2.04 MB | 次下載 | 免費(fèi)

      資料介紹

      　　一、實(shí)驗(yàn)?zāi)康?/p>

      　　1.了解FPGA 開發(fā)環(huán)境及基本操作。

      　　2. 熟悉基于FPGA 的數(shù)字設(shè)計(jì)方法和步驟。

      　　3. 掌握電路的綜合和實(shí)現(xiàn)。

      　　4. 掌握電路仿真與時(shí)序分析。

      　　5. 熟悉3/8 線譯碼器工作原理

      　　6. 設(shè)計(jì)5 人表決器。

      　　二、實(shí)驗(yàn)內(nèi)容和基本原理

      　　1、3/8 線譯碼器

      　?。?） 以3/8 線譯碼器為例，以Basys 2開發(fā)板中的三個(gè)撥位開關(guān)， SW2，SW1，SW0 為三個(gè)輸入信號(hào)，可以代表8 種不同的狀態(tài)，該譯碼器對(duì)這8 種狀態(tài)譯碼，并把所譯碼的結(jié)果在八個(gè)發(fā)光二級(jí)管（ LD7~LD0 ）上顯示。

      　?。?） 輸入與輸出之間邏輯關(guān)系

      　　2、5 人表決器

      　?。?） 以Basys 2開發(fā)板中的5 個(gè)撥位開關(guān)， SW4，SW3，SW2，SW1，SW0為7 個(gè)輸入信號(hào)，可以代表5 個(gè)表決的人，當(dāng)5 個(gè)人中有3 個(gè)以上同意時(shí)，則表決通過(guò)，將表決的結(jié)果在LD0 上顯示出來(lái)。

      　?。?） 當(dāng)表決通過(guò)時(shí)，將通過(guò)票數(shù)在最右側(cè)在數(shù)碼管（SEG0）上顯示出來(lái)。

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