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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>VHDL語(yǔ)言對(duì)基本電路行為的描述方法

      VHDL語(yǔ)言對(duì)基本電路行為的描述方法

      2014-10-12 | ppt | 760KB | 次下載 | 1積分

      資料介紹

      VHDL語(yǔ)言對(duì)基本電路行為的描述方法

      　　VHDL語(yǔ)言主要是對(duì)設(shè)計(jì)對(duì)象進(jìn)行描述

      　　寄存器，邏輯模塊，芯片，印制板，系統(tǒng)

      　　數(shù)字系統(tǒng)的哪些方面需要我們描述

      　　接口：設(shè)計(jì)實(shí)體對(duì)外部的連接關(guān)系

      　　功能：設(shè)計(jì)實(shí)體所進(jìn)行的操作

      　　接口是全部端口（port）的集合

      　　Port是一種新的編程對(duì)象：信號(hào)

      　　Port具有類型定義，如bit

      　　Port具有工作模式定義：in， out， inout （雙向）

      　　

      　　VHDL支持四種基本的對(duì)象類型：變量（variable），常量（constant），信號(hào)（ signal）和文件（file）

      　　變量和常量類型

      　　和傳統(tǒng)的編程語(yǔ)言定義一致

      　　信號(hào)類型是針對(duì)數(shù)字系統(tǒng)的描述而定義的

      　　與變量類型的區(qū)別在于信號(hào)值是與時(shí)間相聯(lián)系的

      　　信號(hào)的內(nèi)部表示是一個(gè)時(shí)間-值的序列?。ㄔ撔蛄谐１环Q為信號(hào)的驅(qū)動(dòng)序列）

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