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基于FPGA/CPLD芯片的數(shù)字頻率計設(shè)計
摘要：詳細論述了利用VHDL硬件描述語言設(shè)計，并在EDA(電子設(shè)計自動化)工具的幫助下，用大規(guī)?？?a target='_blank' class='arckwlink_none'>編程邏輯器件(FPGA／CPLD)實現(xiàn)數(shù)字頻率計的設(shè)計原理及相關(guān)程序。特點是：無論底層還是頂層文件均用VI-IDL語言編寫，避免了用電路圖形式設(shè)計時所引起的毛刺現(xiàn)象；改變了以往數(shù)字電路小規(guī)模多器件組合的設(shè)計方法，整個頻率計設(shè)計在一塊Ft~A／CPLD芯片上，與用其他方法做成的頻率計相比，體積更小，性能更可靠。
關(guān)鍵詞：數(shù)字頻率計；電子設(shè)計自動化；大規(guī)?？删幊踢壿嬈?/P>
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