把生成的ASI 核添加的自己的工程中，頂層部分代碼如下：

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　　對其進(jìn)行仿真，波形如下：

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　　外部接 27M 的時鐘，連接到clk27，做為ASI IP 核27M 的輸入?yún)⒖紩r鐘。t_out 為一個 時鐘輸出信號，對27M 分頻，作為指示燈信號，來監(jiān)測程序是否下載到FPAG 中。在指示燈正常閃爍情況下，表明程序已經(jīng)下到芯片中，并且能夠工作。經(jīng)過ASI IP 核編碼的ASI 數(shù) 據(jù)由data 輸入。在本工程中，通過一電腦不斷地發(fā)送TS 流給板卡，經(jīng)過ASI 編碼后通過 ASI 接口輸出。在接收端，通過一個ASI 接收卡，讀出接收的數(shù)據(jù)，可以看出ASI 工作正常。 在發(fā)送TS 流時采突發(fā)模式，其讀出的數(shù)據(jù)如下：

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　　在調(diào)試階段，PC 機(jī)連續(xù)發(fā)送相同的MPEG-2 編碼的TS 包。在接收到的數(shù)據(jù)中，可以看到連 續(xù)的MPEG-2 編碼的TS 包，且與發(fā)送的數(shù)據(jù)相同。其中TS 包的接收采用一塊ASI 接收卡作 為接收端，通過USB 接口輸入到電腦里，用相應(yīng)的軟件讀取數(shù)據(jù)后顯示。

　　4.應(yīng)用意義

　　本文設(shè)計(jì)的基于Altera 公司的ASI IP 核實(shí)現(xiàn)的DVB-ASI 卡，實(shí)現(xiàn)了ASI 數(shù)據(jù)的正確編 碼和發(fā)送。用FPGA 實(shí)現(xiàn)邏輯控制和數(shù)據(jù)緩存，可以方便的實(shí)現(xiàn)系統(tǒng)升級，實(shí)現(xiàn)多個ASI 數(shù) 據(jù)的發(fā)送。與用Cypress 公司的CY7B923 實(shí)現(xiàn)的ASI 的發(fā)送卡相比，本卡更適合批量生產(chǎn)，可以節(jié)約成本，提高了市場竟?fàn)幜?，具有很好的市場前景?/p>

　　本文作者創(chuàng)新觀點(diǎn)是用Altera 公司的ASI IP 核代替Cypress 公司的CY7B923 專用ASI 發(fā)送芯片，實(shí)現(xiàn)ASI 數(shù)據(jù)的穩(wěn)定發(fā)送。本方案降低了成本，設(shè)計(jì)靈活，并且方便升級到多路ASI 數(shù)據(jù)發(fā)送。