面對當(dāng)今競爭激勵的市場，嵌入式系統(tǒng)設(shè)計人員不得不重新審視其設(shè)計和開發(fā)過程。系統(tǒng)越來越復(fù)雜，性能、功耗和空間限制也越來越大，傳統(tǒng)的方法已經(jīng)達到了極限。同時，不斷變化的標(biāo)準、新出現(xiàn)的市場和發(fā)展趨勢都要求設(shè)計過程非常靈活，能夠積極應(yīng)對這些變化。設(shè)計人員不僅需要開發(fā)更復(fù)雜的系統(tǒng)，而且還要能夠迅速實現(xiàn)新的或者衍生設(shè)計。

設(shè)計團隊有如此多的需求，因此，增加開發(fā)時間和資源以適應(yīng)這些需求是合乎邏輯的，但實際上相反。越來越窄的市場窗口要求他們在更短的時間里推出更高級、更靈活的系統(tǒng)。更麻煩的是，經(jīng)濟因素的限制也迫使很多設(shè)計團隊縮減規(guī)模，而不是增加人員。他們今后要獲得成功，關(guān)鍵是采用更高效的手段來迅速實現(xiàn)功能豐富的高性能自適應(yīng)產(chǎn)品。

出現(xiàn)了新的解決方案

在市場開發(fā)中有利于設(shè)計人員的一面是嵌入式系統(tǒng)的主要平臺采用了ARM處理器。僅僅幾年前，處理器市場還是四分五裂，PowerPC、RISC、MIPS和SPARC都在競爭實現(xiàn)更廣泛的應(yīng)用。市場現(xiàn)在已經(jīng)非常成熟，在嵌入式應(yīng)用中，很多用戶采用了ARM處理器作為實際的標(biāo)準（圖1）。結(jié)果，越來越多的出現(xiàn)了基于ARM的解決方案，從標(biāo)準產(chǎn)品到軟核ARM IP，直至在可編程邏輯和ASIC中實現(xiàn)的硬核IP等。

圖1

即使如此，通用嵌入式系統(tǒng)也很難滿足現(xiàn)代設(shè)計需求。多芯片解決方案實現(xiàn)起來相對容易一些，但是成本高，缺乏設(shè)計人員所要求的靈活性以及性能/功耗指標(biāo)。采用了軟核處理器的單芯片解決方案實現(xiàn)起來也相對容易一些，但是性能有限。另一方面，ASIC SoC具有板上增強ARM內(nèi)核，功耗和性能表現(xiàn)非常出色，但是對于大部分應(yīng)用而言，由于開發(fā)時間長、不靈活，以及成本太高等問題，因此面市時間較長。

為提高競爭力，嵌入式系統(tǒng)開發(fā)人員需要一種能夠幫助他們開發(fā)獨具優(yōu)勢產(chǎn)品的解決方案，非常靈活，效率也非常高。

基于FPGA的單芯片實現(xiàn)方法具有低成本和快速面市等優(yōu)點，是多芯片和ASIC SoC非常有吸引力的替代方案。實際上，在過去十年中，F(xiàn)PGA內(nèi)置嵌入式處理器的應(yīng)用在穩(wěn)步增長（圖2）。但是，并不是所有基于FPGA的解決方案都能夠滿足目前苛刻的需求。傳統(tǒng)上，使用基于HDL的“軟核”ARM來實現(xiàn)基于FPGA的ARM系統(tǒng)。對于密度、功耗或者性能要求不高的系統(tǒng)，這一方法是可行的，但是不一定能滿足更復(fù)雜系統(tǒng)的要求。對于不斷發(fā)展的系統(tǒng)，在FPGA平臺上結(jié)合經(jīng)過優(yōu)化的硬核ARM是很好的解決方案。

圖2

由于FPGA供應(yīng)商在技術(shù)上的進步，市場上出現(xiàn)了新一類SoC器件，滿足了目前嵌入式系統(tǒng)應(yīng)用的多種功能需求。基于ARM的SoC FPGA在一個SoC中結(jié)合了增強ARM處理器、存儲器控制器以及外設(shè)和可定制FPGA架構(gòu)。

基于ARM的SoC FPGA （如圖3所示）在單片F(xiàn)PGA中緊密結(jié)合了經(jīng)過優(yōu)化的“硬核”處理器系統(tǒng)（HPS）模塊。HPS包括雙核ARM處理器、多端口存儲器控制器以及多個外設(shè)單元，處理器性能達到4，000 DMIPS （Dhrystones 2.1基準測試），功耗不到1.8 W。這些硬核IP模塊提高了性能同時降低了功耗和成本，減少了對邏輯資源的占用，突出了產(chǎn)品優(yōu)勢。設(shè)計人員可以定制片內(nèi)FPGA架構(gòu)，開發(fā)專用邏輯?？删幊坦δ苤С朱`活的通信標(biāo)準和網(wǎng)絡(luò)協(xié)議。

圖3

應(yīng)用實例：下一代驅(qū)動

傳統(tǒng)的驅(qū)動設(shè)計（圖4a）會采用數(shù)字信號處理器（DSP）來實現(xiàn)中央控制功能，采用網(wǎng)絡(luò)ASIC實現(xiàn)網(wǎng)絡(luò)協(xié)議，以及FPGA用于實現(xiàn)其他功能（在這個例子中，是I/O擴展）。而在SoC FPGA方案中，所有這三部分單元都集成到一個芯片中（圖4b）。SoC FPGA實現(xiàn)方案還支持多個電機、多種網(wǎng)絡(luò)協(xié)議以及安全IP，擴展了現(xiàn)有的功能，保證了控制器能夠以安全的方式停止工作，滿足業(yè)界新出現(xiàn)的安全標(biāo)準要求。

單芯片方法明顯增強了性能，降低了功耗。在驅(qū)動系統(tǒng)中，控制環(huán)速率是最關(guān)鍵的性能參數(shù)。SoC FPGA控制環(huán)速率是多芯片解決方案的20倍，從100μs減小到5μs。這意味著顯著提高了功效，對應(yīng)驅(qū)動90%的總體運行成本。在這個例子中，SoC的功耗大約比三芯片方案低37%。

圖4a

圖4b

SoC FPGA增強了系統(tǒng)功能，通過集成降低了系統(tǒng)總成本。通過在一個芯片中結(jié)合三個甚至更多的驅(qū)動器，減少了系統(tǒng)所需的材料。在這一例子中，采用SoC也能夠?qū)㈦娐钒迕娣e減小57%。而且，能夠以更低的成本實現(xiàn)更多的功能。這一例子中的SoC支持兩個電機，而多芯片方案只支持一個。與針對每一電機來復(fù)制多芯片器件配置相比，在一個芯片上支持兩個電機能夠降低53%的成本。調(diào)整FPGA SoC來支持更多的電機和集成驅(qū)動系統(tǒng)以及多種協(xié)議也很容易。

關(guān)鍵點

采用FPGA SoC技術(shù)的設(shè)計團隊能夠顯著提高效能，增強競爭優(yōu)勢。硬核IP單元實現(xiàn)了最佳性能、最低功耗和最高密度，而片內(nèi)FPGA架構(gòu)能夠在設(shè)計階段或者在現(xiàn)場迅速突出自身優(yōu)勢，增強或者定制實現(xiàn)功能?，F(xiàn)場可編程平臺結(jié)合了高度自動化而且提供良好支持的設(shè)計和軟件開發(fā)工具，因此，設(shè)計團隊能夠使用商用器件來開發(fā)定制SoC，開發(fā)時間要遠遠短于ASIC或者多芯片器件。最終的設(shè)計非常靈活，能夠進行更新，可以重新使用，團隊能夠迅速適應(yīng)新市場和標(biāo)準的變化以及快速發(fā)展的工藝節(jié)點，維持產(chǎn)品較長的生命周期。

目前的嵌入式系統(tǒng)應(yīng)用與傳統(tǒng)的設(shè)計方法相比已經(jīng)到達了一個關(guān)鍵點，基于FPGA的SoC將成為可行而且是很有優(yōu)勢的解決方案。借助其強大的功能，設(shè)計人員不但能夠克服這些難以解決的問題，而且還獲得了明顯的產(chǎn)品及時面市、價格/性能、突出產(chǎn)品特點以及長壽命產(chǎn)品等優(yōu)勢。

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