安富利推出Xilinx Virtex-6 FPGA DSP開發(fā)工具套件

無線、航空航天和國防、儀器和醫(yī)療成像設(shè)備以及其它計算密集型設(shè)備都必須具備極高的數(shù)字信號處理能力，以及支持高性能系統(tǒng)的強大功能。這種對性能的高要求，加上必須適應(yīng)多種不斷涌現(xiàn)和/或改變的標準，設(shè)計面臨的挑戰(zhàn)更大。FPGA是解決這些問題的理想解決方案，它的單芯片TeraMAC/s性能和重可編程能力，讓設(shè)計的產(chǎn)品可以在不斷變化的世界里脫穎而出。

為應(yīng)對這種挑戰(zhàn)，安富利與賽靈思合作，開發(fā)并推出了第一個DSP開發(fā)工具套件，將Virtex-6 FPGA 、大小可調(diào)節(jié)的開發(fā)板、DSP IP、全套文檔、電纜、針對性的參考設(shè)計、以及進行設(shè)計評估、修改和擴展所需的DSP開發(fā)工具集成在一起。DSP設(shè)計人員首次能將RTL的優(yōu)點與使用C/C++等編程語言和MATLAB/Simulink 軟件的高層次設(shè)計流程相比較，以確定實現(xiàn)其產(chǎn)品的最佳設(shè)計流程。Virtex-6 FPGA DSP開發(fā)工具套件可以提升高達10倍生產(chǎn)力優(yōu)勢，讓設(shè)計人員更容易著手以FPGA進行DSP設(shè)計。此套件將多種元素組合成一個全套解決方案，讓用戶在整個設(shè)計過程中都可以專注于其設(shè)計本身的獨特價值上。

安富利電子元件全球技術(shù)行銷副總裁Jim Beneke表示：“Virtex-6 FPGA DSP套件是安富利首次針對特定領(lǐng)域推出的目標設(shè)計平臺。此開發(fā)套件能幫助客戶迅速掌握多種工具流程和設(shè)計技術(shù)，來利用Virtex-6系列FPGA進行基于DSP的設(shè)計�！�

此套件的關(guān)鍵組件之一是已預配置并完全驗證的Virtex-6 DSP目標參考設(shè)計。這個設(shè)計可以用來說明如何利用Virtex-6器件的信號處理功能進行DSP設(shè)計的技術(shù)和設(shè)計流程。先進的數(shù)字上變頻(DUC)/數(shù)字下變頻(DDC) 目標參考設(shè)計向客戶展示了如何使用一些先進技術(shù)，如時鐘過采樣、時分復用和利用高性能DSP48 slices來優(yōu)化信號處理性能和資源的使用等�；�于The MathWorks公司Simulink 和MATLAB的設(shè)計流程允許算法開發(fā)人員使用熟悉的建模環(huán)境來創(chuàng)建DSP硬件設(shè)計，而無需學習RTL。此套件也為有經(jīng)驗的RTL設(shè)計人員提供了創(chuàng)建高效DSP硬件的設(shè)計技術(shù)，讓他們可以利用ISE Design Suite 和LogicCore DSP IP，也提供與高層次算法模型進行功能正確性比對的驗證方法。

以下是Virtex-6 DSP 目標參考設(shè)計的一些關(guān)鍵指標：

* RTL 和 Simulink設(shè)計源文件

* 頂層系統(tǒng)集成RTL源文件

* 仿真環(huán)境

* 測試平臺

* 實現(xiàn)環(huán)境

* 提供設(shè)計綜合所需的所有步驟和參數(shù)

* 映射(MAP), 布局布線和時序收斂(timing closure)

* 目標參考設(shè)計指南，包括設(shè)計個性和集成的推薦流程

賽靈思公司平臺解決方案和服務(wù)營銷高級總監(jiān)Tim Erjavec 表示：“Virtex-6 DSP開發(fā)工具套件讓客戶能利用很多現(xiàn)成經(jīng)驗和設(shè)計流程立即著手設(shè)計，極大地提高了他們使用Virtex-6 FPGA技術(shù)的生產(chǎn)力。套件中包括的DSP目標參考設(shè)計提供了一種方便易用的、可重復使用的設(shè)計基礎(chǔ)架構(gòu)，能加速客戶的應(yīng)用開發(fā)，是賽靈思與安富利這樣的業(yè)界領(lǐng)先伙伴合作，快速部署目標設(shè)計平臺的極佳實例�！�