與以前的自我相比，現(xiàn)在的FPGA不再僅僅是查找表（LUT）和寄存器的集合，而是已經(jīng)遠(yuǎn)遠(yuǎn)超出了現(xiàn)在的體系結(jié)構(gòu)的探索，為未來的ASIC提供設(shè)計架構(gòu)。

該系列器件現(xiàn)在包括從基本的可編程邏輯一直到復(fù)雜的SoC。在各種應(yīng)用領(lǐng)域（包括汽車，AI，企業(yè)網(wǎng)絡(luò)，航空航天，國防和工業(yè)自動化等）中，F(xiàn)PGA可以使芯片制造商以在必要時可以更新的方式來實施系統(tǒng)。在協(xié)議，標(biāo)準(zhǔn)和最佳實踐仍在發(fā)展以及要求ECOS保持競爭力的新市場中，這種靈活性至關(guān)重要。

Aldec市場總監(jiān)Louie de Luna表示，這是Xilinx決定為其Zynq FPGA添加Arm核心以創(chuàng)建FPGA SoC的原因。 “最重要的是，供應(yīng)商已經(jīng)改進(jìn)了工具流程。這對Zynq產(chǎn)生了很大的興趣。他們的SDSoC開發(fā)環(huán)境看起來像C，這對開發(fā)人員來說很好，因為應(yīng)用程序通常是用C語言編寫的。所以他們使用軟件功能并允許用戶將這些功能分配給硬件?！?/p>

Xilinx’s Zynq-7000 SoC. Source:?Xilinx

這些FPGA中的一些不僅僅是類似SoC的。它們本身就是SoC。

“他們可能包含多個嵌入式處理器，專用計算引擎，復(fù)雜接口，大容量存儲器等等，”O(jiān)neSpin Solutions綜合驗證產(chǎn)品專家Muhammad Khan說。 “系統(tǒng)架構(gòu)師計劃和使用FPGA的可用資源，就像他們?yōu)锳SIC所做的那樣。設(shè)計團(tuán)隊使用綜合工具將他們的SystemVerilog，VHDL或SystemC RTL代碼映射到基礎(chǔ)邏輯元素中。對于大部分設(shè)計過程來說，有效瞄準(zhǔn)FPGA和瞄準(zhǔn)ASIC或全定制芯片之間的差異正在縮小?！?/p>

ArterisIP首席技術(shù)官Ty Garibay非常熟悉這一演變。 “從歷史上看，Xilinx在2010年開始走Zynq的道路，他們定義了一款產(chǎn)品，該產(chǎn)品將Arm SoC的硬宏納入到現(xiàn)有FPGA中，” 他說。 “然后Intel（Altera）聘請我做基本相同的事情。價值主張是SoC子系統(tǒng)是許多客戶想要的東西，但由于SoC特別是處理器的特性，它們不適合在FPGA上合成。將這種級別的功能嵌入到實際的可編程邏輯中是令人望而卻步的，因為它幾乎將整個FPGA用于該功能。但是它可以作為整個FPGA芯片的一小部分或一小部分，作為一個硬性功能。你放棄了為SoC提供真正可重構(gòu)邏輯的能力，但它可以編程為軟件，以這種方式來改變功能。

這意味著可以在該結(jié)構(gòu)中具有軟件可編程的功能，硬宏和硬件可編程功能，他們可以一起工作，他說。 “有一些相當(dāng)不錯的市場，尤其是在低成本汽車控制領(lǐng)域，無論如何，傳統(tǒng)上都是FPGA旁邊的放一個中等性能微控制器型器件。客戶只會說，我只是將整個功能放到FPGA芯片的硬宏上，以減少電路板空間，減少BOM，降低功耗?！?/p>

這符合過去30年FPGA的發(fā)展，原來的FPGA只是可編程結(jié)構(gòu)和一堆I/O。隨著時間的推移，內(nèi)存控制器與SerDes，RAM，DSP和HBM控制器一起被硬化了。

Garibay說：“FPGA供應(yīng)商一直在繼續(xù)增加芯片面積，但也繼續(xù)增加越來越多的硬邏輯，這些邏輯被相當(dāng)大比例的客戶群普遍使用。” “今天發(fā)生的事情是將其擴(kuò)展到軟件可編程的一面。在這個ARM SoC之前添加的大多數(shù)東西都是不同形式的硬件，主要與I / O有關(guān)，但也包括DSP，通過強(qiáng)化它們來節(jié)省可編程邏輯門是有意義的，因為有足夠的計劃效用。 ”

一個觀點問題

這基本上已經(jīng)將FPGA變成了瑞士軍刀。

“如果你縮短時間，那只是一堆LUT和寄存器，而不是門，”NetSpeed Systems市場和業(yè)務(wù)開發(fā)副總裁Anush Mohandass說。 “他們有一個經(jīng)典問題。如果您將任何通用任務(wù)與其特定于應(yīng)用程序的版本進(jìn)行比較，那么通用計算將提供更大的靈活性，而特定于應(yīng)用程序的計算則會提供一些性能或效率優(yōu)勢。賽靈思和Intel（Altera）試圖越來越多地與其結(jié)盟，他們注意到幾乎每個FPGA客戶都擁有DSP和某種形式的計算。所以他們加入了Arm內(nèi)核，他們加入了DSP內(nèi)核，他們加入了所有不同的PHY和常用的東西。他們加強(qiáng)了這一點，這使得效率更高，并且性能曲線變得更好。”

這些新功能為FPGA在各種新興市場和現(xiàn)有市場中發(fā)揮重要作用打開了大門。

“從市場角度來看，您可以看到FPGA肯定會進(jìn)入SoC市場，”Synopsys的高級營銷總監(jiān)Piyush Sancheti表示。 “你是否在做一個FPGA或一個成熟的ASIC是經(jīng)濟(jì)的。這些線條開始模糊不清，我們當(dāng)然看到越來越多的公司 - 特別是在某些市場 - 正在開展FPGA生產(chǎn)經(jīng)濟(jì)性更好的生產(chǎn)領(lǐng)域?！?/p>

從歷史上看，F(xiàn)PGA已經(jīng)用于原型制造，但對于生產(chǎn)用途而言，它僅限于航空航天，國防和通信基礎(chǔ)設(shè)施等市場，Sancheti說。 “現(xiàn)在市場正在擴(kuò)展到汽車，工業(yè)自動化和醫(yī)療設(shè)備?！?/p>

AI，這是一個蓬勃發(fā)展的FPGA市場

一些采用FPGA的公司是希望優(yōu)化其IP或AI/ML算法性能的系統(tǒng)供應(yīng)商/OEM。

“NetSpeed的Mohandass表示：”他們想要開發(fā)自己的芯片，并且其中很多人開始做ASIC，可能有點嚇人。 “他們也可能不想花費3000萬美元的晶圓成本來獲得芯片。對他們來說，F(xiàn)PGA是一個有效的切入點，他們擁有獨特的算法，他們自己的神經(jīng)網(wǎng)絡(luò)，他們可以看到它是否能夠提供他們所期望的性能?！?/p>

西門子公司Mentor的Catapult HLS綜合與驗證高級產(chǎn)品營銷經(jīng)理Stuart Clubb表示，目前AI應(yīng)用面臨的挑戰(zhàn)是量化。 “需要什么樣的網(wǎng)絡(luò)？我如何建立這個網(wǎng)絡(luò)？什么是內(nèi)存架構(gòu)？從網(wǎng)絡(luò)開始，即使你只有幾層，并且你有很多數(shù)據(jù)有很多系數(shù)，但它很快就會轉(zhuǎn)化為數(shù)百萬個系數(shù)，并且存儲帶寬變得非常可怕。沒有人真正知道什么是正確的架構(gòu)。如果答案不知道，你不會跳進(jìn)來建立一個ASIC?！?/p>

在企業(yè)網(wǎng)絡(luò)領(lǐng)域，最常見的問題是密碼標(biāo)準(zhǔn)似乎一直在變化。 Mohandass表示：“與其嘗試構(gòu)建ASIC，不如將其放在FPGA中，并使密碼引擎更好?！?“或者，如果您在全球網(wǎng)絡(luò)方面進(jìn)行任何類型的數(shù)據(jù)包處理，F(xiàn)PGA仍然為您提供更多的靈活性和更多的可編程性。這就是靈活性起作用的地方，并且他們已經(jīng)使用了它。你仍然可以稱之為異構(gòu)計算，它仍然看起來像一個SoC。”

新規(guī)則

隨著新一代FPGA SoC的使用，舊規(guī)則不再適用。 “具體來說，如果你在電路板上進(jìn)行調(diào)試，你做錯了，”Clubb指出。 “雖然開發(fā)板上的調(diào)試被認(rèn)為是一種成本較低的解決方案，但這可以追溯到能夠說的早期階段：'它是可編程的，您可以在它上面放置一個示波器，您可以查看并查看發(fā)生了什么。但現(xiàn)在說：'如果我發(fā)現(xiàn)了一個錯誤，我可以修復(fù)它，在一天內(nèi)編寫一個新的比特流，然后將它重新放回到電路板上，然后找到下一個錯誤，'這太瘋狂了。這是你在員工的時間被視為不是成本的領(lǐng)域看到的很多心態(tài)。管理層不會購買模擬器或系統(tǒng)級工具或調(diào)試器，因為'我只是付錢讓這個人完成工作，而且我會尖叫他，直到他努力工作?！?/p>

他說，這種行為仍然很常見，因為有足夠多的公司以每年下降10％的態(tài)度讓每個人都腳踏實地。

但是，F(xiàn)PGA SoC是真正的SoC，需要嚴(yán)格的設(shè)計和驗證方法。 “構(gòu)造可編程的事實并不會真正影響設(shè)計和驗證，”Clubb說。 “如果你制作SoC，是的，你可以按照我聽到的一些客戶所說的'樂高'工程。這是框圖方法。我需要一個處理器，一個內(nèi)存，一個GPU，其他一些零件，一個DMA內(nèi)存控制器，WiFi，USB和PCI。這些都是您組裝的'樂高'積木。麻煩的是你必須驗證他們的工作，并且他們一起工作?！?/p>

盡管如此，F(xiàn)PGA SoC系統(tǒng)開發(fā)人員正在迅速趕上其驗證方法所關(guān)注的SoC系統(tǒng)。

“他們并不像傳統(tǒng)的芯片SoC開發(fā)人員那樣先進(jìn)，他們的處理思路是'這將花費我200萬美元，所以我最好做好準(zhǔn)備'，因為[使用FPGA]的成本是更低，“Clubb說。 “但是如果你花費200萬美元開發(fā)FPGA，并且你弄錯了，現(xiàn)在你將花費三個月的時間修復(fù)這些bug，但仍然有問題需要解決。球隊有多大？要花多少錢？上市時的懲罰是什么？這些都是非常難以清晰量化的成本。如果您處于消費領(lǐng)域，那么在圣誕節(jié)期間您真的很關(guān)心如何使用FPGA幾乎不太可能，所以這有一個不同的優(yōu)先級。在定制芯片中完成SoC的總體成本和風(fēng)險，并拉動觸發(fā)器。而且還會說：'這是我的系統(tǒng)，我完成了'，你看不到那么多。眾所周知，這個行業(yè)正在整合，而且大籌碼的大牌球員越來越少。每個人都必須找出一種方法來實現(xiàn)，而這些FPGA正在實現(xiàn)這一目標(biāo)?！?/p>

新的折衷選擇

Sancheti說，工程團(tuán)隊設(shè)計意圖讓他們的選擇對目標(biāo)設(shè)備開放并不少見。 “我們看到許多公司創(chuàng)建RTL并對其進(jìn)行驗證，幾乎不知道他們是否要去做FPGA或ASIC，因為很多時候這個決定可能會改變。您可以從FPGA開始，如果達(dá)到一定數(shù)量，經(jīng)濟(jì)可能會有利于調(diào)試ASIC。”

對于今天的AI應(yīng)用空間尤其如此。

eSilicon營銷副總裁Mike Gianfagna表示：“加速AI算法的技術(shù)正在發(fā)展。 “顯然，人工智能算法已經(jīng)存在了很長一段時間，但現(xiàn)在我們突然間在如何使用它們方面變得更加復(fù)雜，并且以接近實時的速度運行它們的能力，這是非常神奇的。它從CPU開始，然后轉(zhuǎn)移到GPU。但即使是GPU也是一種可編程器件，所以它具有一定的通用性。雖然架構(gòu)擅長并行處理，但因為這就是圖形加速的全部內(nèi)容，所以這很方便，因為這就是AI的全部內(nèi)容。在很大程度上它是好的，但它仍然是一種通用的方法。所以你可以獲得一定程度的性能和功耗。有些人接下來會轉(zhuǎn)向FPGA，因為您可以比使用GPU更好地定位電路，并且性能和功效都得到提升。 ASIC在功耗和性能方面是極致的，因為您擁有完全自定義的架構(gòu)，可以完全滿足您的需求，不多不少。這顯然是最好的?！?/p>

人工智能算法很難映射到芯片，因為它們處于幾乎不變的狀態(tài)。所以在這一點上做一個全定制的ASIC不是一種選擇，因為它在芯片出廠時已經(jīng)過期。 “FPGA對此非常好，因為你可以對它們進(jìn)行重新編程，所以即使花費昂貴的價格，但它不會過時，你的資金也不會打水漂，”Gianfagna說。

這里有一些自定義的內(nèi)存配置，以及某些子系統(tǒng)功能，例如卷積和轉(zhuǎn)置存儲器，這些功能可以再次使用，因此，雖然算法可能會更改，但某些塊不會更改 與/或 一次又一次地使用?？紤]到這一點，eSilicon正在開發(fā)軟件分析的功能，以查看AI算法。目標(biāo)是能夠更快速地為特定應(yīng)用選擇最佳架構(gòu)。

“FGPA 給了您改變機(jī)器或引擎的靈活性，因為您可能會遇到一種新的網(wǎng)絡(luò)，提交一個ASIC是有很大風(fēng)險的，在這個意義上，您可能沒有最好的支持，所以您可以有這樣的靈活性，”?eSilicon知識產(chǎn)權(quán)工程副總裁Deepak Sabharwal說。 “然而，F(xiàn)PGA在容量和性能方面總是受到限制，所以用FPGA無法真正達(dá)到產(chǎn)品級規(guī)格，最終你將不得不去ASIC。”

嵌入式LUT

過去幾年中已經(jīng)取得了進(jìn)步的另一個選擇是嵌入式FPGA，它將可編程性集成到ASIC中，同時將ASIC的性能和功耗優(yōu)勢添加到FPGA中。

Flex Logix公司首席執(zhí)行官Geoff Tate表示：“FPGA SoC仍然主要是處理芯片面積相對較小的FPGA。 “在方框圖中，比例看起來不一樣，但在實際的照片中，主要是FPGA。但是有一類應(yīng)用和客戶，F(xiàn)PGA邏輯和SoC其余部分之間的正確比例是要有一個更小的FPGA，使它們的RTL可編程性成為更具成本效益的芯片尺寸。”

這種方法正在尋找諸如航空航天，無線基站，電信，網(wǎng)絡(luò)，汽車和視覺處理等領(lǐng)域的牽引力，特別是人工智能。 “算法變化非常快，以至于芯片在他們回來時幾乎已經(jīng)過時，”Tate說。 “有了一些嵌入式FPGA，它可以讓他們更快地迭代他們的算法。”

Nijssen說，在這種情況下，可編程性對于避免重新制作整個芯片或模塊變得至關(guān)重要。

調(diào)試設(shè)計

與所有SoC一樣，了解如何調(diào)試這些系統(tǒng)以及構(gòu)建儀器，可以幫助您在發(fā)現(xiàn)問題之前發(fā)現(xiàn)問題。

“隨著系統(tǒng)FPGA變得更像SoC，他們需要在SoC中期望的開發(fā)和調(diào)試方法，” UltraSoC首席執(zhí)行官Rupert Baines說。有一種（也許是天真的）認(rèn)為，因為你可以在FPGA中看到任何東西，所以很容易調(diào)試。這在波形查看器的位級是正確的，但在達(dá)到系統(tǒng)級別時并不適用。最新的大型FPGA顯然是系統(tǒng)級的。在這一點上，你從位探測器類型排列中獲得的波形級視圖并不是非常有用。您需要一個邏輯分析儀，一個協(xié)議分析儀，以及處理器內(nèi)核本身的良好調(diào)試和跟蹤功能?！?/p>

FPGA的大小和復(fù)雜性要求驗證過程類似于ASIC。先進(jìn)的基于UVM的測試平臺支持仿真，通常也由仿真支持。形式工具在這里起著關(guān)鍵的作用，從自動設(shè)計檢查到基于斷言的驗證。盡管確實可以比ASIC更快更便宜地改變FPGA，但在大型SoC中檢測和診斷錯誤的難度意味著在進(jìn)入實驗室之前必須進(jìn)行徹底的驗證，OneSpin的Khan說。

事實上，在一個領(lǐng)域中，對FPGA SoC的驗證要求可能比在RTL輸入和綜合后網(wǎng)表之間進(jìn)行ASIC等效性檢查的要求更高。與傳統(tǒng)的ASIC邏輯合成流程相比，F(xiàn)PGA的精細(xì)化，合成和優(yōu)化階段通常對設(shè)計進(jìn)行更多的修改。這些更改可能包括跨越周期邊界移動邏輯，并在內(nèi)存結(jié)構(gòu)中實現(xiàn)寄存器。 Khan補(bǔ)充道，徹底的順序等價檢查對于確保最終的FPGA設(shè)計仍然符合RTL中最初的設(shè)計者意圖至關(guān)重要。

在工具方面，還有優(yōu)化性能的空間。 “有了嵌入式視覺應(yīng)用程序，其中很多是為Zynq編寫的，你可能會得到每秒5幀。但如果你在硬件上加速，你可能會得到每秒25到30幀。這為新型設(shè)備鋪平了道路。問題是這些設(shè)備的模擬和驗證并不簡單。您需要軟件和硬件之間的整合，這很困難。如果你在SoC中運行一切，那太慢了。每次模擬可能需要五到七個小時。如果你合作模擬，你可以節(jié)省時間，“Aldec的de Luna說。

簡而言之，復(fù)雜ASIC中使用的相同類型的方法現(xiàn)在正用于復(fù)雜的FPGA。隨著這些設(shè)備被用于功能安全類型的應(yīng)用，這變得越來越重要。

“這就是正式分析的目的，以確保有錯誤的傳播路徑，然后驗證這些路徑，”Cadence市場營銷總監(jiān)Adam Sherer說。 “這些東西非常適合正式分析。傳統(tǒng)的FPGA驗證方法確實使這些類型的驗證任務(wù)幾乎不可能。在FPGA設(shè)計中，它仍然非常流行，假設(shè)它非?？焖偾胰菀椎剡M(jìn)行硬件測試，該測試以系統(tǒng)速度運行，并且只需進(jìn)行簡單的仿真級別即可進(jìn)行完整性檢查。然后你編程設(shè)備，進(jìn)入實驗室并開始運行。這是一條相對較快的路徑，但實驗室中的可觀察性和可控性極其有限。這是因為它只能根據(jù)從FPGA內(nèi)部到引腳的數(shù)據(jù)進(jìn)行探測，以便您可以在測試儀上看到它們。”

Breker Verification Systems首席營銷官Dave Kelf對此表示贊同。 “這使得這些設(shè)備得到驗證的方式發(fā)生了有趣的轉(zhuǎn)變。過去，通過將設(shè)計加載到FPGA本身并在測試卡上實時運行，可以盡可能多地驗證較小的器件。隨著SoC和軟件驅(qū)動設(shè)計的出現(xiàn)，可以預(yù)期這種“自行設(shè)計原型”驗證方式可能適用于軟件驅(qū)動技術(shù)，并且可能適用于該過程的某些階段。但是，在原型設(shè)計過程中識別問題并對其進(jìn)行調(diào)試非常復(fù)雜。這個早期驗證階段需要仿真，因此SoC型FPGA看起來越來越像ASIC?？紤]到這個兩階段過程，它們之間的通用性使得該過程更高效，并且包括常見的調(diào)試和測試平臺。便攜式激勵等新進(jìn)展將提供這種通用性，實際上，使SoC FPGA更易于管理?！?/p>

結(jié)論

展望未來，Sherer表示用戶正在尋求將現(xiàn)在在ASIC領(lǐng)域使用的更嚴(yán)格的流程應(yīng)用到FPGA流程中。

“有很多的培訓(xùn)和分析，他們希望FPGA中有更多的技術(shù)用于調(diào)試，支持這種水平，” 他說。 “FPGA社區(qū)傾向于落后于現(xiàn)有技術(shù)，傾向于使用非常傳統(tǒng)的方法，因此他們需要在空間，規(guī)劃和管理以及需求可追溯性方面進(jìn)行培訓(xùn)和了解。那些來自SoC流程的元素在FPGA中絕對是必需的，并不是FPGA本身驅(qū)動它的那么多，但是最終應(yīng)用中的這些工業(yè)標(biāo)準(zhǔn)正在推動它。對于一直在FPGA環(huán)境下工作的工程師來說，這是一次重新調(diào)整和再教育?！?/p>

ASIC和FPGA之間的界限正在模糊，由需要靈活性的應(yīng)用程序驅(qū)動，系統(tǒng)架構(gòu)將可編程性與硬連線邏輯結(jié)合在一起，以及現(xiàn)在正在應(yīng)用于兩者的工具。而且這種趨勢不可能很快發(fā)生變化，因為許多需要這些組合的新應(yīng)用領(lǐng)域仍處于起步階段。