12、常用設(shè)計思想與技巧

　?。?）乒乓操作；

　?。?）串并轉(zhuǎn)換；

　?。?）流水線操作；

　　（4）異步時鐘域數(shù)據(jù)同步。是指如何在兩個時鐘不同步的數(shù)據(jù)域之間可靠地進行數(shù)據(jù)交換的問題。數(shù)據(jù)時鐘域不同步主要有兩種情況：

　　兩個域的時鐘頻率相同，但是相差不固定，或者相差固定但是不可測，簡稱為同頻異相問題。

　　兩個時鐘頻率根本不同，簡稱異頻問題。

　　兩種不推薦的異步時鐘域操作方法：一種是通過增加Buffer或者其他門延時來調(diào)整采樣；另一種是盲目使用時鐘正負沿調(diào)整數(shù)據(jù)采樣。

　　13、模塊劃分基本原則：

　?。?）對每個同步時序設(shè)計的子模塊的輸出使用寄存器（用寄存器分割同步時序模塊原則）。

　?。?）將相關(guān)邏輯和可以復用的邏輯劃分在同一模塊內(nèi)（呼應系統(tǒng)原則）。

　　（3）將不同優(yōu)化目標的邏輯分開。

　　（4）將送約束的邏輯歸到同一模塊。

　　（5）將存儲邏輯獨立劃分成模塊。

　　（6）合適的模塊規(guī)模。

　?。?）頂層模塊最好不進行邏輯設(shè)計。

　　14、組合邏輯的注意事項

　?。?）避免組合邏輯反饋環(huán)路（容易毛刺、振蕩、時序違規(guī)等）。

　　解決：

　　A、牢記任何反饋回路必須包含寄存器；

　　B、檢查綜合、實現(xiàn)報告的warning信息，發(fā)現(xiàn)反饋回路（combinational loops）后進行相應修改。

　?。?）替換延遲鏈。

　　解決：用倍頻、分頻或者同步計數(shù)器完成。

　?。?）替換異步脈沖產(chǎn)生單元（毛刺生成器）。

　　解決：用同步時序設(shè)計脈沖電路。

　?。?）慎用鎖存器。

　　解決：

　　A、使用完備的if…else語句；

　　B、檢查設(shè)計中是否含有組合邏輯反饋環(huán)路；

　　C、對每個輸入條件，設(shè)計輸出操作，對case語句設(shè)置default操作。特別是在狀態(tài)機設(shè)計中，最好有一個default的狀態(tài)轉(zhuǎn)移，而且每個狀態(tài)最好也有一個default的操作。

　　D、如果使用case語句時，特別是在設(shè)計狀態(tài)機時，盡量附加綜合約束屬性，綜合為完全條件case語句。

　　小技巧：仔細檢查綜合器的綜合報告，目前大多數(shù)的綜合器對所綜合出的latch都會報“warning”，通過綜合報告可以較為方便地找出無意中生成的latch。

　　15、時鐘設(shè)計的注意事項

　?。?）同步時序電路推薦的時鐘設(shè)計方法：

　　時鐘經(jīng)全局時鐘輸入引腳輸入，通過FPGA內(nèi)部專用的PLL或DLL進行分頻/倍頻、移相等調(diào)整與運算，然后經(jīng)FPGA內(nèi)部全局時鐘布線資源驅(qū)動到達芯片內(nèi)所有寄存器和其他模塊的時鐘輸入端。

　　FPGA設(shè)計者的5項基本功：仿真、綜合、時序分析、調(diào)試、驗證。

　　對于FPGA設(shè)計者來說，練好這5項基本功，與用好相應的EDA工具是同一過程，對應關(guān)系如下：

　　1. 仿真：Modelsim， Quartus II（Simulator Tool）

　　2. 綜合：Quartus II （Compiler Tool， RTL Viewer， Technology Map Viewer， Chip Planner）

　　3. 時序：Quartus II （TimeQuest Timing Analyzer， Technology Map Viewer， Chip Planner）

　　4. 調(diào)試：Quartus II （SignalTap II Logic Analyzer， Virtual JTAG， Assignment Editor）

　　5. 驗證：Modelsim， Quartus II（Test Bench Template Writer）

　　掌握HDL語言雖然不是FPGA設(shè)計的全部，但是HDL語言對FPGA設(shè)計的影響貫穿于整個FPGA設(shè)計流程中，與FPGA設(shè)計的5項基本功是相輔相成的。