采用合適的工藝開始定制

　　工藝特性以不同的方式影響FPGA的不同結(jié)構(gòu)。相似地，不同的應(yīng)用對(duì)這些 FPGA結(jié)構(gòu)有不同的要求。結(jié)果，在一定時(shí)期內(nèi)，沒有一種工藝技術(shù)能夠?yàn)槎喾N應(yīng)用提供最合適的平臺(tái)。計(jì)劃、成本和性能要求促使FPGA中的某些結(jié)構(gòu)采用混合定制方法來(lái)實(shí)現(xiàn)，以滿足FPGA設(shè)計(jì)對(duì)多種工藝選擇的要求。

　　三個(gè)例子可以說(shuō)明這一點(diǎn)。首先，考慮一個(gè)單芯片電機(jī)控制 SoC（圖3）。芯片接收來(lái)自四個(gè)電機(jī)的連桿傳感器位置數(shù)據(jù)，都是較高的kHz速率，以較低的MHz速率驅(qū)動(dòng)四個(gè)驅(qū)動(dòng)電路板。它連接至中速DDR2 DRAM，進(jìn)行編碼和數(shù)據(jù)存儲(chǔ)，連接至工業(yè)以太網(wǎng)，將SoC連接至工廠車間控制網(wǎng)絡(luò)。

　　圖3.單芯片多軸電機(jī)控制器結(jié)合了基于單元的DSP電路來(lái)計(jì)算FOC算法，可編程邏輯對(duì)I/O信號(hào)進(jìn)行編碼和解碼，CPU用于管理和功能安全算法。

　　芯片實(shí)際上支持兩項(xiàng)主要任務(wù)。第一項(xiàng)是在FPGA DSP模塊中進(jìn)行計(jì)算的現(xiàn)場(chǎng)定位控制（FOC）算法，實(shí)際上是每一電機(jī)大量的矩陣算術(shù)。可編程架構(gòu)中的I/O電路以相對(duì)較低的速率和功耗，對(duì)位置數(shù)據(jù)進(jìn)行解碼，對(duì)信號(hào)進(jìn)行編碼，以便驅(qū)動(dòng)電路板。第二項(xiàng)任務(wù)是功能安全封裝，一組設(shè)計(jì)用于保護(hù)機(jī)器運(yùn)行以及設(shè)備完整性的功能，運(yùn)行在SoC FPGA的嵌入式ARM Cortex-A9 CPU上。

　　這一設(shè)計(jì)有兩個(gè)很大的難點(diǎn)。第一，客戶希望不斷提高能效和精度，降低噪聲，這些都要求更大的帶寬，更復(fù)雜的算法，進(jìn)行FOC計(jì)算。因此，應(yīng)用程序要求使用硬核DSP模塊和RAM。第二，成本問(wèn)題，這個(gè)問(wèn)題更嚴(yán)重。

　　對(duì)形勢(shì)進(jìn)行分析，這一應(yīng)用最關(guān)鍵的FPGA結(jié)構(gòu)是硬核IP模塊、模塊RAM，以及隨著功能安全要求的提高，還有CPU內(nèi)核。這些模塊相應(yīng)地要求半導(dǎo)體工藝良好的標(biāo)準(zhǔn)單元庫(kù)，合適的SRAM以及盡可能低的價(jià)格?，F(xiàn)在，Altera的Cyclone V SoC產(chǎn)品采用了TSMC的28低功耗（28LP）工藝，很好的結(jié)合了高性能硬核IP和存儲(chǔ)器，降低了成本，可以及時(shí)供貨。

　　幫助駕駛員開車

　　第二個(gè)例子是下一代汽車輔助駕駛系統(tǒng)（ADAS）設(shè)計(jì)。這一SoC接收來(lái)自汽車?yán)走_(dá)和幾個(gè)HD視頻攝像機(jī)的數(shù)據(jù)，使用圖像處理例程和人工智能（AI）算法算出車輛的位置，驅(qū)動(dòng)兩個(gè)實(shí)時(shí)顯示屏，向車輛控制模塊發(fā)送命令，進(jìn)行換擋、剎車和傳動(dòng)系統(tǒng)控制。大部分I/O數(shù)據(jù)流會(huì)通過(guò)一對(duì)冗余的10G以太網(wǎng)端口。由于嚴(yán)格的推出計(jì)劃，必須在2013年年中開始系統(tǒng)體系結(jié)構(gòu)設(shè)計(jì)。

　　這一系統(tǒng)中的難點(diǎn)是進(jìn)行大量的視頻和雷達(dá)信號(hào)處理，識(shí)別目標(biāo)，滿足分類和AI例程的計(jì)算需求，以及大量的本地和外部寬帶存儲(chǔ)器的需求。這些需求主要依靠可編程架構(gòu)來(lái)滿足，使用了DSP硬核IP、模塊RAM和外部 DRAM。由于計(jì)算負(fù)載是偶發(fā)的，車輛沒有移動(dòng)或者慢速行駛時(shí)，計(jì)算很少，而計(jì)算強(qiáng)度基于環(huán)境的復(fù)雜度，因此，需要很好地進(jìn)行功耗管理。這類FPGA需要金屬層距和晶體管性能優(yōu)于目前中端FPGA的工藝，以便滿足可編程架構(gòu)和硬核IP的性能目標(biāo)。但是，設(shè)計(jì)最初并不需要FinFET那樣的速度和功耗。 Altera的20nm產(chǎn)品系列基于TSMC的20nm芯片系統(tǒng)（20SoC）平面工藝，很好的同時(shí)實(shí)現(xiàn)了帶寬、計(jì)算性能和可用性。

　　最后，讓我們進(jìn)一步了解一下近期會(huì)怎樣。新一代數(shù)據(jù)中心將不僅僅包括高密度服務(wù)器類CPU芯片簇，而且還有大容量的高速FPGA。這些FPGA以及CPU和共享高速緩存將位于超高速本地網(wǎng)中，用作虛擬的動(dòng)態(tài)重新配置網(wǎng)絡(luò)數(shù)據(jù)包引擎和計(jì)算加速器。

　　這類芯片要求很高的晶體管密度和金屬層距，提高芯片的容量和帶寬，特別是，考慮到服務(wù)器機(jī)架嚴(yán)格的散熱和功耗限制以及較高的占空比，這些都限制了動(dòng)態(tài)功耗管理的效率，因此，功耗性能點(diǎn)超出了任何建議的平面晶體管的能力范圍。此外，為能夠連接超高速數(shù)據(jù)網(wǎng)絡(luò)，以支持外部存儲(chǔ)器極大的帶寬，這些FPGA需要的集成模擬電路性能水平超出了目前針對(duì)FPGA所討論的電路性能。這些應(yīng)用促使Altera選擇了Intel的14nm三柵極工藝。

　　結(jié)論

　　本文介紹了三種場(chǎng)景，每一種都結(jié)合了硬核IP應(yīng)用、可編程架構(gòu)應(yīng)用、存儲(chǔ)器帶寬，以及I/O帶寬，很好地滿足了不同半導(dǎo)體工藝的要求。這一工藝實(shí)際上就是 Altera的定制方法：每一類應(yīng)用的FPGA性能、余量、計(jì)劃和成本都能夠滿足系統(tǒng)要求。最好的選擇給系統(tǒng)開發(fā)人員帶來(lái)了明顯的優(yōu)勢(shì)。