在電子測量技術(shù)中，頻率測量是最基本的測量之一。常用的測頻法和測周期法在實(shí)際應(yīng)用中具有較大的局限性，并且對被測信號(hào)的計(jì)數(shù)存在±1個(gè)字的誤差。而在直接測頻方法的基礎(chǔ)上發(fā)展起來的等精度測頻方法消除了計(jì)數(shù)所產(chǎn)生的誤差，實(shí)現(xiàn)了寬頻率范圍內(nèi)的高精度測量，但是它不能消除和降低標(biāo)頻所引入的誤差。本文將介紹的系統(tǒng)采用相檢寬帶測頻技術(shù)，不僅實(shí)現(xiàn)了對被測信號(hào)的同步，也實(shí)現(xiàn)了對標(biāo)頻信號(hào)的同步，大大消除了一般測頻系統(tǒng)中的±1個(gè)字的計(jì)數(shù)誤差，并且結(jié)合了現(xiàn)場可編程門陣列（FPGA），具有集成度高、高速和高可靠性的特點(diǎn)，使頻率的測量范圍可達(dá)到1Hz～2.4GHz，測頻精度在 1s閘門下達(dá)到10-11數(shù)量級。

測頻原理

本測頻系統(tǒng)中采用的測頻原理是相檢寬帶測頻技術(shù)。在頻率測量中，設(shè)標(biāo)頻信號(hào)為f0，被測信號(hào)為fX，則f0=A·fC，fX=B·fC，A、B是兩個(gè)互素的正整數(shù)，稱fC為f0和fX的最大公因子頻率 fmax c，其倒數(shù)為兩頻率的最小公倍數(shù)周期Tmin c。如果這兩個(gè)信號(hào)的周期穩(wěn)定，它們之間的相位差變化也具有周期性，周期即為Tmin c。設(shè)兩信號(hào)的初始相位差為0（即初始相位重合），則經(jīng)過N·Tmin c(N為正整數(shù)）之后，它們的相位又會(huì)重合。因此，在一個(gè)或多個(gè)Tmin c內(nèi)對被測信號(hào)fX和標(biāo)頻信號(hào)f0分別計(jì)數(shù)得NX和N0，則被測信號(hào)的頻率可由式fX= f0·NX/ N0得出。在相位重合檢測的測頻電路中，測量的門時(shí)信號(hào)受單片機(jī)設(shè)置的參考門時(shí)以及被測信號(hào)和標(biāo)頻信號(hào)的相位重合點(diǎn)的共同控制，但實(shí)際測量閘門的開啟與閉合同被測信號(hào)和標(biāo)頻信號(hào)的相位重合點(diǎn)同步，這樣能夠有效的消除傳統(tǒng)測頻方法中±1個(gè)字的誤差。

硬件組成和功能框圖

整個(gè)測頻系統(tǒng)由多個(gè)功能模塊組成，包括MCU數(shù)據(jù)處理、FPGA及其配置、高頻分頻、信號(hào)整形和液晶顯示等，其中FPGA集合了相位重合點(diǎn)檢測、同步閘門產(chǎn)生和定時(shí)計(jì)數(shù)等功能，主要硬件功能框圖如圖1所示。

圖1 系統(tǒng)主要硬件功能框圖

本測頻系統(tǒng)中FPGA芯片是采用ALTERA公司Cyclone系列的EP1C3T144，該器件采用TPFQ封裝，擁有100個(gè)I/O口和2910個(gè)邏輯單元。本系統(tǒng)采用Verilog HDL和BlockDiagram/Schematic相結(jié)合的方法來對各功能模塊進(jìn)行邏輯描述，然后通過EDA開發(fā)平臺(tái)，對設(shè)計(jì)文件自動(dòng)地完成邏輯編譯、邏輯化簡、綜合及優(yōu)化、邏輯布局布線、邏輯仿真，最后對FPGA芯片進(jìn)行編程，實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)要求。FPGA配置采用了專用配置芯片EPCS1，用ByteBlaster II對其進(jìn)行下載編程。

MCU主要實(shí)現(xiàn)的功能有32位計(jì)數(shù)值的浮點(diǎn)轉(zhuǎn)換及運(yùn)算、預(yù)置閘門和將測量結(jié)果送至液晶顯示。高頻分頻主要針對50MHz以上的頻率測量，電路中采用分頻比可編程的微波分頻芯片MB510，最高工作頻率達(dá)2.4GHz，它自帶放大整形電路，輸出為ECL電平，應(yīng)用十分簡單。整形電路前級采用了高速場效應(yīng)管放大，所以對于被測信號(hào)的靈敏度很高，可達(dá)20mV左右，因此本系統(tǒng)對于電路板的設(shè)計(jì)要求是十分嚴(yán)格的。

FPGA的模擬仿真

本系統(tǒng)FPGA開發(fā)軟件采用Altera公司開發(fā)的Quartus II 軟件。

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圖2 FPGA中原理圖設(shè)計(jì)

圖2為FPGA整體原理圖設(shè)計(jì)，其中標(biāo)頻f0和被測fX經(jīng)過同相點(diǎn)檢測模塊qwen，產(chǎn)生的相位重合點(diǎn)信息見圖3中的輸出out11；sgate信號(hào)為MCU發(fā)出的預(yù)置閘門信號(hào)，與產(chǎn)生的同相點(diǎn)信號(hào)經(jīng)D觸發(fā)器模塊形成了同步閘門tgate來控制f0和fX的計(jì)數(shù)，計(jì)數(shù)值經(jīng)總線控制轉(zhuǎn)換后傳送給MCU。

圖3 QUARTUS Ⅱ波形仿真

圖3中，采用的仿真標(biāo)頻f0為10MHz，fX為9.0001MHz，out11為相位重合點(diǎn)信息的輸出，sgate為預(yù)置閘門，out111為同步閘門輸出，也就是所謂的硬閘門。

圖4 時(shí)序分析

通過如圖4所示的模擬時(shí)序分析，我們可以看到，如果使用分立元器件，就不可能得到如此優(yōu)越的延時(shí)特性。

PCB設(shè)計(jì)要點(diǎn)

在設(shè)計(jì)印制板的過程中，需要對電路的抗干擾問題進(jìn)行詳細(xì)的研究。對于檢測電路，尤其是高精度測頻系統(tǒng)，電源部分性能起著舉足輕重的作用。電源一般由220V交流經(jīng)變壓、整流后獲得，為防止引入交變干擾，我們對其進(jìn)行屏蔽并加去耦電容處理。即使在整個(gè)印制板中的布線完成得都很好，由于電源、地線的考慮不周而引起的干擾也會(huì)使產(chǎn)品的性能下降，有時(shí)甚至影響到產(chǎn)品的成功率。所以對電源和地線的布線要認(rèn)真對待，以保證產(chǎn)品的質(zhì)量。盡量增加電源和地線的寬度，最好是地線比電源線寬。它們的寬度關(guān)系是：地線＞電源線＞信號(hào)線。每個(gè)集成電路電源處加一個(gè)去耦電容，每個(gè)電解電容邊上都要加一個(gè)小的高頻旁路電容。

本系統(tǒng)是由數(shù)字電路和模擬電路混合構(gòu)成的。因此在布線時(shí)就需要考慮它們之間互相干擾的問題，特別是地線上的噪聲干擾。數(shù)字電路的頻率高，模擬電路的敏感度強(qiáng)，對信號(hào)線來說，高頻的信號(hào)線應(yīng)盡可能遠(yuǎn)離敏感的模擬電路器件；對地線來說，整個(gè)PCB對外界只有一個(gè)結(jié)點(diǎn)，所以必須在PCB內(nèi)部進(jìn)行處理數(shù)、模共地的問題，而在板內(nèi)部數(shù)字地和模擬地實(shí)際上是分開的，只是在PCB與外界連接的接口處（如插頭等），數(shù)字地與模擬地有一點(diǎn)短接。

MCU軟件流程

本系統(tǒng)整體功能的實(shí)現(xiàn)，大部分由MCU完成。軟件主要完成的功能是初始化后，程序判斷硬件的預(yù)置閘門時(shí)間，選擇被測的頻率通道（高/低頻）；FPGA根據(jù)預(yù)置閘門產(chǎn)生同步閘門開啟計(jì)數(shù)器，計(jì)數(shù)完成后給MCU送出完成信號(hào)，MCU開始分次讀FPGA計(jì)數(shù)值存入內(nèi)存單元，讀完后通過浮點(diǎn)運(yùn)算，計(jì)算出頻率值送液晶顯示。軟件流程圖如圖5所示。

圖5軟件流程圖

總 結(jié)

對本測頻系統(tǒng)進(jìn)行了大量統(tǒng)計(jì)性試驗(yàn)。選用西安電子科技大學(xué)信息處理研究所提供的高穩(wěn)定度銣原子鐘作為本系統(tǒng)的標(biāo)頻來測量Agilent 8662頻率合成器的合成頻率，測量結(jié)果如表1所示。

表1 實(shí)驗(yàn)結(jié)果

由于本系統(tǒng)采用了相檢寬帶測頻技術(shù)，其測量精度達(dá)到了目前同領(lǐng)域的較高水平。但是，如果在每個(gè)頻率計(jì)里都安放原子頻標(biāo)，產(chǎn)品自身的價(jià)格就會(huì)大幅度上漲，所以為了降低成本，使產(chǎn)品普及，采用高穩(wěn)定度的SC切晶體振蕩器替代原子頻標(biāo)，測量精度雖然有所下降，但是相對于同類產(chǎn)品仍有很大優(yōu)勢，同時(shí)價(jià)位也比較合理，所以擁有很大的市場競爭力。

由于測量頻率的儀器功能一般都比較多，所以完善本產(chǎn)品的功能十分必要，可以添加測周、測相位差和與PC的通信等功能，使之向多功能化方向發(fā)展。