-新型Si539x抖動清除器實(shí)現(xiàn)更高端口數(shù)的前傳/回傳、城域/核心以及數(shù)據(jù)中心設(shè)計(jì)-

中國，北京 - 2019年6月20日 - Silicon Labs （亦稱“芯科科技”，NASDAQ：SLAB）日前擴(kuò)展了Si539x抖動衰減器系列產(chǎn)品，其新器件型號具有完全集成的參考時鐘、增強(qiáng)了系統(tǒng)可靠性和性能，同時簡化了高速網(wǎng)絡(luò)設(shè)計(jì)中的PCB布局布線。新型Si539x抖動衰減器設(shè)計(jì)旨在滿足100/200/400/600/800G設(shè)計(jì)中苛刻的參考時鐘要求，為最先進(jìn)的以太網(wǎng)交換機(jī)SoC、PHY、FPGA和ASIC中56G PAM-4 SerDes所需的嚴(yán)格抖動要求提供超過40％的余量，同時也為新興的112G SerDes設(shè)計(jì)提供符合未來需求的解決方案。

Silicon Labs時鐘產(chǎn)品總經(jīng)理James Wilson表示： “網(wǎng)絡(luò)設(shè)備供應(yīng)商正在競相開發(fā)能夠處理5G無線流量的更高速、更高容量的設(shè)備。這種轉(zhuǎn)變推動了對前傳/回傳（fronthaul/backhaul）、城域/核心以及數(shù)據(jù)中心應(yīng)用中對更高性能時鐘解決方案的需求。集成56 Gbps SerDes的FPGA和PHY支持更高容量的100/200/400/600/800G光纖和以太網(wǎng)線卡，但是卻要面臨越來越復(fù)雜的電路板設(shè)計(jì)以及布局布線帶來的挑戰(zhàn)。通過在Silicon Labs最新的Si539x抖動衰減器中集成參考時鐘，助力整個行業(yè)更加輕松的遷移到更高端口數(shù)量、更高容量的100/200/400/600/800G設(shè)計(jì)。”

提高系統(tǒng)可靠性和性能 — 新型Si539x抖動衰減器集成了一個高度可靠的晶體，該晶體已在全溫度范圍內(nèi)進(jìn)行了全面測試，并針對活性下降（activity dip）進(jìn)行了預(yù)篩選。 Si539x器件已經(jīng)完全通過各種可靠性測試，包括沖擊、振動、溫度循環(huán)和晶體老化。規(guī)格嚴(yán)謹(jǐn)?shù)木w和創(chuàng)新的器件結(jié)構(gòu)降低了晶體對系統(tǒng)風(fēng)扇引起的溫度變化的敏感度，從而實(shí)現(xiàn)更加一致、可靠的操作。

高聲頻發(fā)射噪聲抗擾度 — 集成參考時鐘的器件結(jié)構(gòu)比外部晶體設(shè)計(jì)具有更高的聲頻發(fā)射（AE）抗擾度。AE是當(dāng)PCB板經(jīng)受溫度梯度或外部機(jī)械力而導(dǎo)致PCB組裝中的微裂紋或塑性變形時發(fā)生的噪聲波輻射。與由于AE引起的更大頻率誤差的分立晶體不同，Si539x器件的創(chuàng)新封裝結(jié)構(gòu)可隔離并保護(hù)晶體免受AE噪聲影響，確保可靠的操作和一致的頻率響應(yīng)。

節(jié)省板面積 — 設(shè)計(jì)高端口數(shù)的光纖和以太網(wǎng)線卡的客戶非常重視縮減整體電路板面積。通過使用帶有集成參考時鐘的抖動衰減器，開發(fā)人員可以將PCB占位面積減少35％以上，并帶來額外的益處：集成的參考時鐘消除了對晶體下方的禁布區(qū)的需求，因此可在器件周圍進(jìn)行更密集的時鐘布線，從而進(jìn)一步簡化了PCB布局布線。

頻率靈活性和時鐘分發(fā) — Si539x器件可在多達(dá)12個差分時鐘輸出上產(chǎn)生100 Hz至1028 MHz頻率的任意組合，無須常用的獨(dú)立時鐘發(fā)生器和時鐘緩沖器。這些優(yōu)勢實(shí)現(xiàn)了“片上時鐘樹”時鐘，同時消除了與離散時鐘樹解決方案相關(guān)的附加抖動。

價格與供貨

新型Si539x抖動衰減器現(xiàn)已量產(chǎn)，可提供樣片。 Silicon Labs提供各種評估板（EVB），零售價為299美元，它們適用于選擇帶有內(nèi)部或外部參考時鐘的Si539x器件。EVB使客戶能夠快速從設(shè)備配置轉(zhuǎn)向詳細(xì)的性能評估，通過與ClockBuilder Pro軟件工具無縫協(xié)作，開發(fā)人員能夠快速開發(fā)自定義配置并衡量性能。有關(guān)Si539x產(chǎn)品定價，請聯(lián)系各地的Silicon Labs銷售代表或授權(quán)經(jīng)銷商。