概述
AD9508提供時(shí)鐘扇出能力，針對(duì)能使系統(tǒng)性能達(dá)到優(yōu)質(zhì)的低抖動(dòng)進(jìn)行設(shè)計(jì)。這款器件能滿足時(shí)鐘數(shù)據(jù)轉(zhuǎn)換器等應(yīng)用所需的相位噪聲和低抖動(dòng)要求，可優(yōu)化這些應(yīng)用的性能。
數(shù)據(jù)表：*附件：AD9508 1.65GHz時(shí)鐘扇出緩沖器，集成輸出分頻器和延遲調(diào)整技.pdf

它集成4個(gè)獨(dú)立的差分時(shí)鐘輸出，每一個(gè)輸出都支持多種邏輯電平類(lèi)型。包括LVDS (1.65 GHz)、HSTL (1.65 GHz)和1.8 V CMOS (250 MHz)。在1.8 V CMOS輸出模式下，差分輸出轉(zhuǎn)換為兩個(gè)CMOS單端信號(hào)。無(wú)論工作電源電壓如何改變，CMOS輸出始終為1.8 V邏輯電平。

每路輸出都有一個(gè)可編程分頻器，可以旁路該分頻器或者設(shè)置最高1024的整數(shù)分頻比。此外，AD9508還支持輸出相位在輸出之間進(jìn)行粗調(diào)。

上電時(shí)，還可對(duì)器件進(jìn)行各種固定配置的引腳編程，從而無(wú)需進(jìn)行SPI或I^2^C編程。

AD9508提供24引腳LFCSP封裝，可以采用2.5 V或3.3 V單電源供電。溫度范圍為?40°C至+85°C。

應(yīng)用

• 低抖動(dòng)、低相位噪聲時(shí)鐘分配
• 為高速ADC、DAC、DDS、DDC、DUC、MxFE提供時(shí)鐘
• 高性能無(wú)線收發(fā)器
• 高性能儀器儀表
• 寬帶基礎(chǔ)設(shè)施

特性

• 1.65 GHz差分時(shí)鐘輸入/輸出
• 10位可編程分頻器，1至1024整數(shù)分頻比
• 高達(dá)4個(gè)差分輸出或8個(gè)CMOS輸出
• 用于上電時(shí)進(jìn)行硬連線編程的引腳綁定功能
• 寬帶隨機(jī)抖動(dòng)：<115 fs rms
• 加性輸出抖動(dòng)：41fs rms（12 KHz至20 MHz）
• 出色的輸出間隔離
• 所有輸出自動(dòng)同步
• 欲了解更多特性，請(qǐng)參考數(shù)據(jù)手冊(cè)

框圖

引腳配置描述

典型性能特征

操作理論

編程模式選擇

AD9508 可以接受施加到CLK和**overline{CLK}**引腳的差分輸入時(shí)鐘，或者單端1.8V（交流耦合）、2.5V 或 3.3V CMOS 時(shí)鐘（施加到CLK引腳）。輸入時(shí)鐘信號(hào)是時(shí)鐘分配部分的輸入，該部分具有可編程分頻器和相移調(diào)整功能。時(shí)鐘分配部分的工作頻率最高可達(dá)1650MHz。

在SPI或**I^{2}**C控制模式下，分頻器范圍為1到1024，相移調(diào)整的分辨率為11位。然而，在引腳編程模式下，分頻器范圍限制為最大16分頻，并且無(wú)相移調(diào)整功能。

輸出可配置為多達(dá)四個(gè)LVDS/HSTL差分輸出，或多達(dá)八個(gè)1.8V CMOS單端輸出。此外，不同輸出的輸出電流可針對(duì)輸出驅(qū)動(dòng)強(qiáng)度進(jìn)行調(diào)整。

該器件可由3.3V或2.5V外部電源供電；不過(guò)，芯片上的內(nèi)部電源由一個(gè)1.8V LDO供電，從而在功耗最低的情況下實(shí)現(xiàn)高性能。

AD9508支持SPI和**I^{2}**C協(xié)議，并且可以通過(guò)引腳連接選擇對(duì)器件進(jìn)行編程?；顒?dòng)接口取決于PROG_SEL引腳的邏輯狀態(tài)。有關(guān)編程模式選擇的詳細(xì)信息，請(qǐng)參見(jiàn)“串行控制端口”和“加電時(shí)引腳連接編程”部分。

時(shí)鐘輸入

IN_SEL引腳用于控制所需的輸入時(shí)鐘配置。當(dāng)IN_SEL引腳設(shè)置為單端輸入模式時(shí)，器件期望在CLK引腳上接收到1.8V（交流耦合）、2.5V或3.3V CMOS兼容邏輯電平。將未使用的**overline{CLK}**引腳通過(guò)0.1μF電容旁路接地。

請(qǐng)注意，如果使用2.5V邏輯電平作為單端輸入時(shí)鐘模式，建議選擇2.5V電源選項(xiàng)，而非3.3V電源，以避免可能出現(xiàn)的占空比失真。當(dāng)3.3V工作模式下的開(kāi)關(guān)閾值電平（VDD/2或1.65V）升高且輸入信號(hào)緩慢上升并在閾值處下降時(shí)，可能會(huì)出現(xiàn)占空比失真。

不建議在單端CMOS邏輯配置中使用1.8V CMOS邏輯電平，這是因?yàn)檩斎?a href="http://www.socialnewsupdate.com/tags/閾值電壓/" target="_blank">閾值電壓的變化過(guò)大。不過(guò)，差分輸入時(shí)鐘模式可用于1.8V CMOS輸入，圖38展示了1.8V CMOS輸入時(shí)鐘的推薦配置。

當(dāng)IN_SEL引腳設(shè)置為差分輸入時(shí)鐘模式時(shí)，AD9508的輸入內(nèi)部自偏置。內(nèi)部輸入有一個(gè)電阻分壓器，其共模電平比實(shí)際輸入信號(hào)的共模電平低約30mV，以避免在輸入信號(hào)停止時(shí)輸入電路發(fā)生振蕩。等效差分輸入電路見(jiàn)圖43。

在差分模式下，輸入可以交流耦合或直流耦合。單端輸入邏輯兼容性見(jiàn)表14。用戶可以通過(guò)交流或直流耦合到差分輸入的一側(cè)，并通過(guò)電容將另一側(cè)旁路接地，來(lái)實(shí)現(xiàn)差分模式下的單端輸入。