在PCB（印刷電路板）設(shè)計(jì)中，降低電磁兼容性（EMC）問(wèn)題是一個(gè)至關(guān)重要的環(huán)節(jié)。EMC問(wèn)題主要涉及電磁干擾（EMI）和電磁敏感度（EMS）兩個(gè)方面，其中EMI是指設(shè)備或系統(tǒng)在其正常工作過(guò)程中產(chǎn)生的電磁場(chǎng)對(duì)其他設(shè)備或系統(tǒng)造成的干擾，而EMS則是指設(shè)備或系統(tǒng)對(duì)外部電磁場(chǎng)的敏感程度。以下將從多個(gè)方面詳細(xì)探討在PCB設(shè)計(jì)中如何有效降低EMC問(wèn)題。

一、接地設(shè)計(jì)

1. 設(shè)計(jì)PCB接地層
   • 降低EMI的一個(gè)重要途徑是設(shè)計(jì)PCB接地層。應(yīng)使PCB電路板總面積內(nèi)的接地面積盡可能大，以減少發(fā)射、串?dāng)_和噪聲。
   • 將每個(gè)元器件連接到接地點(diǎn)或接地層時(shí)必須特別小心，以確保充分利用可靠的接地層的中和效果。
   • 理想情況下，每個(gè)參考電壓都有自己對(duì)應(yīng)的接地層。然而，接地層過(guò)多會(huì)增加PCB的制造成本。折衷的辦法是在三到五個(gè)不同的位置分別使用接地層，每一個(gè)接地層可包含多個(gè)接地部分，以控制成本并降低EMI和EMC。
2. 低阻抗接地系統(tǒng)
   • 在多層PCB中，最好有一個(gè)可靠的接地層，而不是銅平衡塊（copper thieving）或散亂的接地層，因?yàn)榈妥杩沟慕拥貙涌商峁?a href="http://www.socialnewsupdate.com/tags/電流/" target="_blank">電流通路，是最佳的反向信號(hào)源。
   • 信號(hào)返回地面的時(shí)長(zhǎng)也非常重要。信號(hào)往返于信號(hào)源的時(shí)間必須相當(dāng)，否則會(huì)產(chǎn)生類似天線的現(xiàn)象，使輻射的能量成為EMI的一部分。
3. 模擬與數(shù)字電路分開接地
   • 模擬電路的安培數(shù)較高或電流較大，應(yīng)遠(yuǎn)離高速走線或開關(guān)信號(hào)。如果可能，應(yīng)使用接地信號(hào)保護(hù)它們。
   • 在多層PCB上，模擬走線的布線應(yīng)在一個(gè)接地層上，而開關(guān)走線或高速走線應(yīng)在另一個(gè)接地層上，以分開不同特性的信號(hào)。

二、走線設(shè)計(jì)

1. 走線長(zhǎng)度與返回路徑
   • 向/從信號(hào)源傳輸電流的走線應(yīng)盡可能短，以避免源路徑和返回路徑長(zhǎng)度不相等導(dǎo)致的接地反彈和EMI。
   • 返回路徑走線的長(zhǎng)度應(yīng)與發(fā)送走線的長(zhǎng)度相同，以減少串?dāng)_和EMI。
2. 并行走線處理
   • 兩個(gè)并行的高速信號(hào)會(huì)產(chǎn)生EMC和EMI，特別是串?dāng)_。應(yīng)使電阻路徑最短，并使返回電流路徑也盡可能短。
   • 如果使并行走線之間的寬度為走線寬度的兩倍，則串?dāng)_的影響可降至最低。例如，走線寬度為5密耳時(shí)，兩條并行走線之間的最小距離應(yīng)為10密耳或更大。
3. 避免直角走線
   • 直角走線會(huì)產(chǎn)生輻射，增加電容和特性阻抗的變化，導(dǎo)致反射和EMI。因此，走線應(yīng)避免90°角，而應(yīng)至少以兩個(gè)45°角布線到拐角處。
4. 關(guān)鍵信號(hào)的帶狀線布局
   • 對(duì)于關(guān)鍵信號(hào)，應(yīng)采用帶狀線布局，以提供更好的電磁屏蔽和降低串?dāng)_。

三、電源與接地平面設(shè)計(jì)

1. 電源與接地面相鄰
   • 將電源和接地面盡可能地放在相鄰的層上，以減少電磁干擾。
2. 平行電源和地平面對(duì)
   • 使用盡可能多的平行電源和地平面對(duì)，以增強(qiáng)電磁屏蔽效果。
3. 電源平面邊緣內(nèi)縮
   • 電源平面邊緣應(yīng)內(nèi)縮，以小于接地平面的尺寸，并沿邊緣在接地平面之間通孔互連，以減少電磁泄漏。

四、元器件布局與布線

1. 元器件分組與濾波
   • PCB上的組件應(yīng)根據(jù)功能進(jìn)行分組，每個(gè)組件的信號(hào)走線必須保持在定義的區(qū)域內(nèi)。
   • 當(dāng)信號(hào)需要從一個(gè)子系統(tǒng)連接到另一個(gè)子系統(tǒng)時(shí)，可以使用濾波器來(lái)減少電磁干擾。
2. 高速信號(hào)與接地層鄰近
   • 在高速情況下，信號(hào)和時(shí)鐘應(yīng)盡可能短并鄰近接地層，以控制串?dāng)_、噪聲和輻射。
3. 數(shù)字信號(hào)與電源平面的距離
   • 數(shù)字信號(hào)應(yīng)遠(yuǎn)離電源平面，以減少噪聲和感應(yīng)，從而保持信號(hào)強(qiáng)度。

五、去耦電容與濾波器的使用

1. 去耦電容的放置
   • 去耦電容可減少串?dāng)_的不良影響，應(yīng)位于設(shè)備的電源引腳和接地引腳之間，以確保交流阻抗較低。
   • 為了在寬頻率范圍內(nèi)實(shí)現(xiàn)低阻抗，應(yīng)使用多個(gè)去耦電容。電容值最小的電容器要盡可能靠近設(shè)備，以減少對(duì)走線產(chǎn)生電感影響。
2. 濾波器的應(yīng)用
   • 有時(shí)可以用一個(gè)低通濾波器來(lái)消除與周圍走線耦合的高頻噪聲。濾波器可以抑制噪聲，返回穩(wěn)定的電流。
   • 所有外部I/O信號(hào)應(yīng)進(jìn)行低通濾波，使用可容忍的最長(zhǎng)信號(hào)上升時(shí)間，以減少電磁干擾。

六、差分信號(hào)與對(duì)稱設(shè)計(jì)

1. 差分信號(hào)的走線設(shè)計(jì)
   • 盡量減少每對(duì)差分線之間的非對(duì)稱現(xiàn)象，以保持信號(hào)的完整性并減少電磁干擾。
2. 對(duì)稱布局
   • 在PCB布局中，應(yīng)保持對(duì)稱布局，以減少電磁場(chǎng)的不均勻分布和降低EMI。

七、物理屏蔽與接地

1. 物理屏蔽的使用
   • 使用金屬封裝包住整個(gè)或部分系統(tǒng)，以防止EMI進(jìn)入PCB電路。這種屏蔽像是封閉的接地導(dǎo)電容器，可減小天線環(huán)路尺寸并吸收EMI。
2. 屏蔽層與金屬機(jī)殼的接觸
   • 連接屏蔽電纜時(shí)，盡量保障屏蔽層和金屬機(jī)殼之間的接觸完整，將屏蔽作為外殼的延伸。
   • 避免使用“豬尾巴”辮線用于線纜屏蔽層和金屬機(jī)殼之間的連接，以減少電磁泄漏。

八、其他設(shè)計(jì)考慮

1. 了解電路板的諧振頻率
   • 如果存在與使用時(shí)鐘信號(hào)重疊的諧波，嘗試改變封裝的幾何形狀，以消除該諧波，從而減少EMI。
2. 避免信號(hào)參考不同的電源平面層
   • 信號(hào)應(yīng)盡可能在同一電源平面層上傳輸，以減少不同電源平面層之間的電磁干擾。
3. 合理使用磁珠
   • 磁珠可用于消除表層諧振，特別是在高頻應(yīng)用中。它們可用于抑制高頻噪聲，并吸收電磁干擾。
4. 跨板設(shè)計(jì)的處理
   • 在PCB跨板設(shè)計(jì)時(shí)，應(yīng)在連接處使用共模電感，以減少電磁干擾的傳播。
5. 外接線纜的處理
   • 外接線纜時(shí)，在線纜上使用共模電感或者扼流圈，以減少電磁干擾的輻射和接收。
6. 孔縫設(shè)計(jì)
   • PCB設(shè)計(jì)不能破壞金屬機(jī)殼的完整性?？卓p的設(shè)計(jì)應(yīng)使其最大尺寸明顯小于可能泄漏的最低頻率輻射的波長(zhǎng)，以減少電磁泄漏。
   • 數(shù)量多而尺寸小的孔縫設(shè)計(jì)通常比數(shù)量少而尺寸大的孔縫設(shè)計(jì)具有更好的屏蔽效果。

九、信號(hào)完整性考量

在PCB設(shè)計(jì)中，信號(hào)完整性（Signal Integrity, SI）與EMC問(wèn)題密切相關(guān)。確保信號(hào)的完整性不僅可以提高系統(tǒng)的性能，還能有效降低電磁干擾。

1. 阻抗匹配
   • 阻抗匹配是確保信號(hào)在傳輸線上不產(chǎn)生反射的關(guān)鍵。傳輸線的阻抗應(yīng)與源和負(fù)載的阻抗相匹配，以減少信號(hào)的損失和反射。
   • 在PCB設(shè)計(jì)中，可以通過(guò)選擇合適的走線寬度、介質(zhì)厚度和介電常數(shù)來(lái)實(shí)現(xiàn)阻抗匹配。
2. 減少傳輸線效應(yīng)
   • 傳輸線效應(yīng)，如延遲、衰減和色散，會(huì)對(duì)信號(hào)的完整性產(chǎn)生負(fù)面影響。在高速信號(hào)傳輸中，這些效應(yīng)尤為明顯。
   • 通過(guò)縮短傳輸線長(zhǎng)度、使用低損耗材料和增加傳輸線的寬度，可以減少這些效應(yīng)的影響。
3. 避免信號(hào)間的串?dāng)_
   • 串?dāng)_是信號(hào)完整性問(wèn)題的常見來(lái)源，它會(huì)導(dǎo)致信號(hào)失真和誤碼率增加。
   • 在PCB設(shè)計(jì)中，可以通過(guò)增加走線間距、使用差分信號(hào)和屏蔽技術(shù)來(lái)減少串?dāng)_。
4. 終端電阻的使用
   • 在某些情況下，使用終端電阻可以幫助吸收反射波，從而改善信號(hào)的完整性。
   • 終端電阻的選擇應(yīng)基于傳輸線的阻抗和信號(hào)的特性。

十、電源管理

電源管理對(duì)于降低EMC問(wèn)題同樣至關(guān)重要。不穩(wěn)定的電源會(huì)導(dǎo)致電壓波動(dòng)和噪聲，進(jìn)而增加電磁干擾。

1. 電源去耦
   • 電源去耦是減少電源噪聲的有效方法。通過(guò)在電源引腳附近放置去耦電容，可以吸收電源線上的高頻噪聲。
   • 去耦電容的選擇應(yīng)基于電源噪聲的頻率特性和電容的阻抗特性。
2. 電源濾波
   • 電源濾波是另一種減少電源噪聲的方法。通過(guò)在電源線上添加濾波器，可以濾除不需要的高頻成分。
   • 濾波器的設(shè)計(jì)應(yīng)基于電源噪聲的頻率特性和系統(tǒng)的性能要求。
3. 電源完整性
   • 電源完整性（Power Integrity, PI）是指電源在系統(tǒng)中的穩(wěn)定性和可靠性。確保電源完整性可以降低電磁干擾并提高系統(tǒng)的性能。
   • 在PCB設(shè)計(jì)中，可以通過(guò)優(yōu)化電源布局、使用低阻抗電源平面和增加電源去耦電容來(lái)提高電源完整性。

十一、軟件層面的優(yōu)化

雖然本文主要討論的是PCB設(shè)計(jì)中的硬件層面優(yōu)化，但軟件層面的優(yōu)化同樣重要。通過(guò)軟件層面的優(yōu)化，可以進(jìn)一步降低EMC問(wèn)題。

1. 時(shí)鐘頻率的選擇
   • 時(shí)鐘頻率是電磁干擾的主要來(lái)源之一。通過(guò)選擇較低的時(shí)鐘頻率，可以減少電磁輻射和接收。
   • 在可能的情況下，可以使用分頻器或鎖相環(huán)（PLL）來(lái)降低時(shí)鐘頻率。
2. 信號(hào)編碼與調(diào)制
   • 使用適當(dāng)?shù)男盘?hào)編碼和調(diào)制技術(shù)可以減少電磁干擾。例如，差分信號(hào)編碼和擴(kuò)頻調(diào)制都可以降低電磁輻射。
3. 軟件濾波
   • 在軟件層面添加濾波器可以進(jìn)一步減少噪聲和電磁干擾。例如，可以使用數(shù)字濾波器來(lái)平滑信號(hào)并去除高頻噪聲。

十二、測(cè)試與驗(yàn)證

在PCB設(shè)計(jì)完成后，進(jìn)行測(cè)試與驗(yàn)證是確保EMC性能的關(guān)鍵步驟。通過(guò)測(cè)試，可以發(fā)現(xiàn)潛在的問(wèn)題并進(jìn)行修正。

1. EMC測(cè)試
   • 進(jìn)行EMC測(cè)試是驗(yàn)證PCB設(shè)計(jì)是否符合相關(guān)標(biāo)準(zhǔn)和法規(guī)的必要步驟。測(cè)試包括輻射發(fā)射測(cè)試和傳導(dǎo)發(fā)射測(cè)試等。
   • 根據(jù)測(cè)試結(jié)果，可以對(duì)PCB設(shè)計(jì)進(jìn)行調(diào)整和優(yōu)化，以降低電磁干擾。
2. 信號(hào)完整性測(cè)試
   • 信號(hào)完整性測(cè)試是驗(yàn)證信號(hào)在PCB上傳輸過(guò)程中是否保持完整性的關(guān)鍵步驟。測(cè)試包括時(shí)域反射測(cè)試（TDR）和眼圖測(cè)試等。
   • 通過(guò)信號(hào)完整性測(cè)試，可以發(fā)現(xiàn)潛在的信號(hào)傳輸問(wèn)題并進(jìn)行修正。
3. 熱測(cè)試
   • 熱測(cè)試是驗(yàn)證PCB在正常工作過(guò)程中是否會(huì)產(chǎn)生過(guò)熱問(wèn)題的關(guān)鍵步驟。過(guò)熱會(huì)導(dǎo)致電磁干擾增加和元件失效。
   • 通過(guò)熱測(cè)試，可以發(fā)現(xiàn)潛在的散熱問(wèn)題并進(jìn)行修正，以確保PCB的可靠性和穩(wěn)定性。

十三、總結(jié)與最佳實(shí)踐

在PCB設(shè)計(jì)中降低EMC需要綜合考慮多個(gè)方面，包括接地設(shè)計(jì)、走線設(shè)計(jì)、電源與接地平面設(shè)計(jì)、元器件布局與布線、去耦電容與濾波器的使用、差分信號(hào)與對(duì)稱設(shè)計(jì)、物理屏蔽與接地以及其他設(shè)計(jì)考慮。通過(guò)遵循以下最佳實(shí)踐，可以顯著降低EMC問(wèn)題：

• 最大化接地面積，使用低阻抗接地系統(tǒng)。
• 保持走線長(zhǎng)度一致，避免直角走線。
• 將電源和接地面相鄰放置，使用平行電源和地平面對(duì)。
• 根據(jù)功能分組元器件，使用濾波器減少電磁干擾。
• 放置去耦電容，確保交流阻抗較低。
• 盡量減少差分線之間的非對(duì)稱現(xiàn)象。
• 使用物理屏蔽防止EMI進(jìn)入PCB電路。
• 了解并避免電路板的諧振頻率。
• 合理使用磁珠和共模電感抑制高頻噪聲。
• 在跨板設(shè)計(jì)和外接線纜時(shí)使用共模電感或扼流圈。
• 設(shè)計(jì)孔縫時(shí)確保其尺寸小于最低頻率輻射的波長(zhǎng)。

綜上所述，通過(guò)綜合運(yùn)用這些最佳實(shí)踐，可以顯著提高PCB的EMC性能，降低電磁干擾和電磁敏感度，從而確保設(shè)備的可靠性和穩(wěn)定性。