源漏區(qū)嵌入SiC 應(yīng)變技術(shù)被廣泛用于提高90nm 及以下工藝制程 NMOS 的速度，它是通過外延生長技術(shù)在源漏嵌入 SiC 應(yīng)變材料，利用硅和碳晶格常數(shù)不同，從而對溝道和襯底硅產(chǎn)生應(yīng)力，改變硅導(dǎo)帶的能帶結(jié)構(gòu)，從而降低電子的電導(dǎo)有效質(zhì)量和散射概率。

硅的晶格常數(shù)是5.431A，碳的晶格常數(shù)是3.57A，硅與碳的不匹配率是34.27%，從而使得 SiC 的晶格常數(shù)小于純硅，并且碳的晶格常數(shù)遠(yuǎn)小于硅的晶格常數(shù)，SiC只需很少的碳原子就可得到很高的應(yīng)力。圖2-7所示為在硅襯底上外延生長SiC應(yīng)變材料外延。SiC會對橫向的溝道產(chǎn)生張應(yīng)力，從而使溝道的晶格發(fā)生形變，晶格變大。

在 NMOS 的源漏嵌入SiC 應(yīng)變材料，如圖2-8所示，NMOS的溝道制造在［100］ 方向上，SiC應(yīng)變材料會在該方向產(chǎn)生單軸的張應(yīng)力，得到的主能谷的等能面的軸向都是垂直于溝道分向，沿溝道方向單軸張應(yīng)力會減小溝道方向的電子電導(dǎo)有效質(zhì)量和散射概率，源漏嵌入SiC應(yīng)變材料可以有效地提高NMOS 的速度。

源漏嵌入 SiC 應(yīng)變材料是選擇外延（Se-lective Epitaxial Growth,SEG）技術(shù)。選擇外延技術(shù)是利用外延生長的基本原理，以及硅在絕緣體上很難核化成膜的特性，在硅表面的特定區(qū)域生長外延層而其他區(qū)域不生長的技術(shù)。外延生長的基本原理是根據(jù)硅在SiO2上核化的可能性最小，在Si3N4上比在SiO2上大一點(diǎn)，在硅上可能性最大的特性完成的。這是因?yàn)樵诠枰r底上外延生長硅層是同質(zhì)外延，而在SiO2和Si3N4上是異質(zhì)外延，所以落在絕緣體上的原子因不易成核而遷移到更易成核的硅單晶區(qū)內(nèi)。

實(shí)現(xiàn)源漏嵌入 SiC 應(yīng)變材料工藝具有一定的難度，因?yàn)镾iC 應(yīng)變材料外延生長工藝的選擇性比較差，它在源漏凹槽襯底生長的同時，也會在氧化物等非單晶區(qū)域上生長，例如在側(cè)壁和STI上生長 ?？梢酝ㄟ^CVD淀積和濕法刻蝕技術(shù)，進(jìn)行多次淀積和多次刻蝕的方式來改善外延生長SiC 應(yīng)變材料，因?yàn)槔肅VD工藝可以在單晶硅襯底獲得單晶態(tài)的SiC 薄膜，而在氧化物等非單晶區(qū)域上得到非晶態(tài)的SiC 薄膜，由于非晶態(tài)的SiC 薄膜具有較高的刻蝕率，所以可以通過多次淀積和多次刻蝕循環(huán)在源漏單晶硅襯底上選擇性生長出一定厚度的單晶態(tài)SiC薄膜。

另外，SiC 應(yīng)變材料在高溫?zé)嵬嘶鸬臒岱€(wěn)定性比較差，在大于900°C的高溫?zé)嵬嘶鹬校琒iC 應(yīng)變材料中的部分碳原子會離開替位晶格的位置，一旦替位碳原子離開替位晶格，應(yīng)力就會失去，離開的碳原子的數(shù)量與高溫?zé)嵬嘶鸬臅r間成正比。所以在 SiC 應(yīng)變材料薄膜形成后，必須嚴(yán)格控制高溫退火的時間，而先進(jìn)的毫秒退火工藝可以改善這一問題。

圖2-9所示為 NMOS 的源漏嵌入SiC 應(yīng)變材料的工藝流程。