99精品伊人亚洲|最近国产中文炮友|九草在线视频支援|AV网站大全最新|美女黄片免费观看|国产精品资源视频|精彩无码视频一区|91大神在线后入|伊人终合在线播放|久草综合久久中文

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

如何禁止vivado自動生成 bufg

科技綠洲 ? 來源:網(wǎng)絡(luò)整理 ? 作者:網(wǎng)絡(luò)整理 ? 2024-01-05 14:31 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

在Vivado中禁止自動生成BUFG(Buffered Clock Gate)可以通過以下步驟實現(xiàn)。

首先,讓我們簡要了解一下什么是BUFG。BUFG是一個時鐘緩沖器,用于緩沖輸入時鐘信號,使其更穩(wěn)定和可靠。Vivado在編譯設(shè)計過程中會自動檢測到時鐘信號,并自動生成BUFG來緩沖時鐘。然而,在某些情況下,我們可能希望手動管理時鐘信號。

要禁止Vivado自動生成BUFG,可以按照以下步驟進行操作:

  1. 打開Vivado工程,并進入項目導航器窗口。
  2. 選擇下方的"IP"選項卡,展開"Clocking"選項。在這里,我們可以添加、編輯和管理時鐘。如果沒有顯示"Clocking"選項,可能是因為您還沒有添加任何時鐘源。
  3. 點擊"Add IP"按鈕,在彈出的對話框中搜索"Clocking Wizard"并選擇它,然后點擊"OK"。
  4. 在Clocking Wizard的配置頁面中,您可以添加所需的時鐘,并設(shè)置各種參數(shù),如頻率、相位等。確保正確地配置時鐘以滿足設(shè)計需求。
  5. 點擊"Next"按鈕,在下一個頁面上,您可以選擇是否使用BUFG緩沖時鐘信號。取消選擇"Use global buffer (BUFG)"選項,并點擊"Next"按鈕。
  6. 在下一個頁面上,您可以執(zhí)行其他配置,如插入時鐘域轉(zhuǎn)換器、時鐘分頻等。根據(jù)您的設(shè)計需求進行配置,并點擊"Next"按鈕。
  7. 在最后一個頁面上,點擊"Finish"按鈕以完成Clocking Wizard的配置。您將看到新添加的時鐘在項目導航器窗口下方的"IP"選項卡中顯示。
  8. 確保輸入到其他模塊的時鐘信號使用了您在Clocking Wizard中手動配置的時鐘,并刪除自動生成的BUFG。

通過以上步驟,您成功禁止了Vivado自動生成BUFG。請注意,這種配置可能會增加設(shè)計的復雜性,需要在手動管理時鐘方面更加謹慎。

在禁止Vivado自動生成BUFG時,需要注意一些額外的注意事項和限制:

  1. 禁用BUFG可能會導致時鐘環(huán)剩余,這可能會導致時鐘網(wǎng)絡(luò)不穩(wěn)定。在使用任何BUFG替代方案之前,請確保對時鐘環(huán)剩余進行仔細分析和驗證。
  2. 使用BUFG以外的其他時鐘緩沖器可能會導致信號延遲和時鐘抖動增加,因此需要進行詳細的時序分析和優(yōu)化。
  3. 建議在禁止Vivado自動生成BUFG之前,仔細評估對設(shè)計的影響,并根據(jù)整體設(shè)計目標權(quán)衡使用與禁用BUFG的優(yōu)劣勢。

總結(jié)來說,禁止Vivado自動生成BUFG可以通過手動配置時鐘來實現(xiàn)。您可以使用Vivado中的Clocking Wizard來添加、編輯和管理時鐘,并根據(jù)設(shè)計需求來設(shè)置參數(shù)。然后,將手動配置的時鐘連接到其他模塊,并刪除Vivado自動生成的BUFG。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • 緩沖器
    +關(guān)注

    關(guān)注

    6

    文章

    2056

    瀏覽量

    47083
  • 參數(shù)
    +關(guān)注

    關(guān)注

    11

    文章

    1867

    瀏覽量

    33111
  • 時鐘信號
    +關(guān)注

    關(guān)注

    4

    文章

    468

    瀏覽量

    29240
  • Vivado
    +關(guān)注

    關(guān)注

    19

    文章

    835

    瀏覽量

    68829
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關(guān)推薦
    熱點推薦

    FPGA中時鐘的用法

    FPGA中的BUFGCE_DIV/BUFG_GT以及Versal中的MBUFG/BUFG_GT等。對于這類時鐘,Vivado自動創(chuàng)建時鐘,并不需要用戶手工通過create_gener
    的頭像 發(fā)表于 01-11 09:50 ?2839次閱讀
    FPGA中時鐘的用法

    vivado在impl中報錯BUFG不足

    在syn中設(shè)定了bufg為32個,syn后的報告中也是32個bufg。但是執(zhí)行impl后,vivado報錯說是生成了35個bufg,超出芯片
    發(fā)表于 03-09 17:00

    如何避免通過BUFG推動逆變器

    frst_inv = ~frst [0];BUFG bufg_axi_rst_i(.O(axi_rst),. I(frst_inv));也沒有幫助。我正在嘗試使用Vivado v2014.1安德烈菲利波夫
    發(fā)表于 10-19 14:38

    放置錯誤BUFG實例位于下半部SLR

    。解決方案:請分析您的約束條件,以確保設(shè)備中SLR的上半部分或下半部分分配不超過16個BUFG我已經(jīng)確定了28個未放置在vivado中的BUFG單元,但是我不確定如何限制它們以便它們處于特定的SLR中
    發(fā)表于 10-30 18:02

    Vivado生成的XDC約束的嚴重警告

    使用Vivado 2015.4我生成了兩個FIFO和一個Aurora Core。我收到與Vivado自動生成的時序約束相關(guān)的嚴重警告。由于我
    發(fā)表于 11-02 11:30

    Vivado無法放置任何時鐘資源

    大家好,我對Vivado的新版本有問題,因為Vivado停止了我的項目。Vivado 2015.4及更早版本工作得很好,并生成適當?shù)谋忍亓鳌?Viv
    發(fā)表于 11-02 11:32

    即使處于相同的時鐘區(qū)域,Vivado也會拋出錯誤“BUFG和IO在不同的時鐘區(qū)域”

    我在vivado 2016.3中看到了以下地方的錯誤錯誤:[放置30-675]支持全局時鐘的IO引腳和BUFG對的次優(yōu)放置。如果此子設(shè)計可接受此子優(yōu)化條件,則可以使用.xdc文件中
    發(fā)表于 11-09 11:37

    如何檢查在Vivado設(shè)計中使用BUFG的位置?

    在我合成一個設(shè)計之后,我發(fā)現(xiàn)估計BUFG的使用率是44,但是設(shè)備只有32個。所以我想我必須減少我手動使用的BUFG的數(shù)量。但是第一步是我需要在哪里使用這些BUFG,所以在打開合成設(shè)計之后,我怎樣才能
    發(fā)表于 03-06 07:37

    在使用Vivado 2014.對于設(shè)計時該如何使用BUFG

    嗨,大家好,我正在使用Vivado 2014.對于設(shè)計,是使用BUFG或IBUF / OBUF原語到端口引腳還是工具將在分配PIN時自動獲取緩沖區(qū)?我沒有為時鐘引腳A2YCLK0分配BUFG
    發(fā)表于 04-03 13:28

    使用vivado 2015.4為什么需要將BUFG放在設(shè)備的同一半側(cè)?

    嗨我使用vivado 2015.4,我收到了這條消息:[放置30-150] MMCM-BUFG組件對的次優(yōu)放置。如果此子設(shè)計可接受此子優(yōu)化條件,則可以使用.xdc文件中
    發(fā)表于 04-24 07:44

    Vivado怎么生成部分位文件?

    HI,我正在使用Vivado 2014.2和SDK 2014.2進行部分重新配置的項目。我想使用AXIHWICAP IP執(zhí)行部分重新配置,我必須生成部分位文件。但是Vivado工具沒有部分重新配置許可證。有沒有任何方法可以
    發(fā)表于 05-19 08:51

    Vivado生成bit流失敗怎么解決?

    vivado 出現(xiàn)問題要先分析;vivado2017.4生成比特流失敗,請教一下大家
    發(fā)表于 03-05 06:37

    Vivado生成IP核

    vivado生成ip核后缺少一大片文件,之前是可以用的,中途卸載過Modelsim,用vivado打開過ISE工程,因為工程中很多IP核不能用所以在重新生成過程中發(fā)現(xiàn)了這個問題,還請
    發(fā)表于 04-24 23:42

    節(jié)省BUFG的有效辦法介紹

    高扇出 net 是時序收斂的一個常見瓶頸。所以,除了傳統(tǒng)的降低扇出的方法之外,還可以將該 net 引入 BUFG,但前提是有可用的 BUFG。眾所周知,BUFG 是全局時鐘資源,在配置 MMCM 或 PLL 時會用到。
    發(fā)表于 04-10 18:06 ?4953次閱讀
    節(jié)省<b class='flag-5'>BUFG</b>的有效辦法介紹

    Vivado生成、固化燒錄文件

    Vivado生成、固化燒錄文件方法說明。
    發(fā)表于 04-21 11:08 ?49次下載