前幾天回了一位網(wǎng)友的貼子。這位網(wǎng)友的問題很經(jīng)典。整理一下，也許對(duì)其他朋友有點(diǎn)幫助。

Q1：

目前有這樣一個(gè)設(shè)計(jì)需求，該IC總體有數(shù)字部分和模擬部分組成，現(xiàn)在要求對(duì)數(shù)字部分插scan chain，實(shí)際芯片中數(shù)字部分很多輸入/輸出信號(hào)是直接連接到模擬電路，而不是連接到芯片的IO上，因?yàn)閟can chain要求數(shù)字電路輸入可控和輸出可觀察，面對(duì)這種情況，實(shí)際在插scan chain時(shí)數(shù)字部分的輸入輸出一般是怎么處理，歡迎各位大佬指點(diǎn)，小弟不勝感激

Answer：

輸入：模擬到數(shù)字的信號(hào)不可控，需要和數(shù)字registered outputs mux一下提高test coverage。關(guān)鍵詞是registered output！ 這個(gè)技巧俗稱scan loopback。

輸出： scan的時(shí)候不希望模擬控制信號(hào)頻繁上下跳動(dòng)，要求把數(shù)字到模擬的輸出置為static low or high。注意：有的模擬模塊在scan的時(shí)候要求一直enable，對(duì)應(yīng)的enable控制信號(hào)在scan時(shí)必須mux到static high。例如，部分?jǐn)?shù)字是LDO供電，這部分?jǐn)?shù)字在scan chain里，跑scan的時(shí)候LDO自然不能關(guān)掉。這個(gè)場(chǎng)景在低功耗設(shè)計(jì)中很常見。

示意圖如下。左邊是scan loopback mux，右邊是 scan tieoff。

Q2：

關(guān)于輸入信號(hào)處理時(shí)參與MUX的“registered outputs ” 怎么選取的呢，這里選擇哪一個(gè)register有什么講究嗎

Answer：

有講究，首選選離得近的，不然place & route會(huì)浪費(fèi)太多routing resource，還會(huì)影響 timing。 參考一下top level layout 給 digital 的 pin location

如果是PLL之類，有些 timing critical 的 output 盡量不要拿來做 scan loopback，選一些不太重要的

Q3：

有幾個(gè)問題想再追問下：1.按照上述處理，是不是在真實(shí)的ATE測(cè)試時(shí)只需要控制芯片pin上的幾個(gè)scan信號(hào)就能完成scan測(cè)試？那是不是可以進(jìn)一步理解成任何數(shù)字電路都可以按照上述思路處理，然后最后只通過pin上的幾個(gè)scan信號(hào)（不用任何PI/PO）完成ATPG測(cè)試？

2.上述處理后能保證覆蓋率嗎，在tmax產(chǎn)生ATPG時(shí)需要注意些什么？

3.在設(shè)計(jì)中有一個(gè)負(fù)沿的D觸發(fā)器，在插入DFT是設(shè)置了mix_edges，最后這個(gè)負(fù)沿的D觸發(fā)器串在了chain的最前面，這時(shí)會(huì)出現(xiàn)一個(gè)“1 Trailing edge port captured data affected by new capture violation”的違例，這種情況需要處理嗎？然后又怎么處理？

Answer：

1. 是的。通常 scan 信號(hào)可以復(fù)用 SPI， I2C，需要小心。減少整個(gè)片子 pin 數(shù)量，降低 package 成本，整個(gè)片子才會(huì)有競(jìng)爭(zhēng)力。大廠的數(shù)模混合芯片沒有scan專用的pin就是這個(gè)道理。

2. 覆蓋率 95% 還是可以做到的，雖然加入的 scan mux 上損失一些覆蓋率，但是加入后提高了整個(gè)設(shè)計(jì)的覆蓋率。

3. 如果沒有 timing 問題， 不需要處理。 如果 setup 不能滿足，可以降低 scan 頻率。

Q4：

產(chǎn)生ATPG的still文件中依然會(huì)有對(duì)“form analog”和“to analog”這些信號(hào)有賦值等操作，感覺此時(shí)的still文件中不是應(yīng)該就只有對(duì)scan的幾個(gè)信號(hào)有賦值或其他操作嗎？

Answer：

假設(shè)數(shù)字頂層是 digtop，有一堆 from_analog*， to_analog* 之類的 IO。這個(gè) digtop 是不能直接給 ATPG tool 用的，要在外面加一個(gè) wrapper，姑且稱為 digtop_tmax 吧。 這個(gè) digtop_tmax 的 IO 應(yīng)該只包括 scan pattern 能控制的 digtop input， 以及 scan pattern 能觀察到的 digtop output。 from_analog*， to_analog* 都不在 digtop_tmax 的 IO list 里。這樣最后的 stil 里就不會(huì)出現(xiàn) from_analog*， to_analog*

Q5：

那這個(gè)wrapper是在插scan chain完成后手動(dòng)修改網(wǎng)表去形成，還是通過設(shè)置工具的某些命令去形成？

Answer：

這個(gè) digtop_tmax 實(shí)際上相當(dāng)于 chip_top 去掉其中的模擬部分。

如果 Cadence 里已經(jīng)有 chip_top 的 symbol view，生成一個(gè) Verilog view， 再手動(dòng)例化 digtop。

嫌麻煩就完全手動(dòng)

Q6：

1.這樣操作是不是又要重新生成新的spf文件？ 設(shè)計(jì)中from annlog 和 to analog的pin巨多，手動(dòng)是不是太麻煩了 。

2.我看了下DFTMAX的ug，在第12章節(jié)講了wrapper cores ，我在想是不是我這種類型的設(shè)計(jì)能不能在RTL階段不做任何代碼處理，在DFT時(shí)直接走wrapper cores的流程，這樣具有可行性嗎？

Answer：

RTL 階段插入 scan mux， scan loopback。

跑 TetraMAX 的時(shí)候?qū)懸粋€(gè) digtop_tmax 或 chip_top，僅僅用于跑 generate spf。

這里有個(gè)省時(shí)的小竅門。 scan 相關(guān)的 port 一般就 5/6 個(gè)信號(hào)。digtop_tmax 里接上這幾個(gè)信號(hào)就可以了。 其他的像 from_analog*， to_analog*， ATE 根本看不到，也不需要看到。例化 digtop 的時(shí)候這些信號(hào)可以不出現(xiàn)在 port mapping 里，大大簡(jiǎn)化 digtop_tmax 的工作量。工具會(huì)自動(dòng)把這些 from_analog*， to_analog* 當(dāng)成 X 處理，這也正是我們希望的

Q7：

我們的設(shè)計(jì)數(shù)字電路大概有1500個(gè)D觸發(fā)器，從測(cè)試成本和測(cè)試時(shí)間來考慮（scan 的pin可以適當(dāng)多些），一般插幾條chain比較合適？這里chain的條數(shù)的定義一般是怎么評(píng)估的呢

Answer：

1. 片子的 package 最多能有幾個(gè) digital I/O。 數(shù)?；旌掀哟蟛糠?I/O 都是模擬，數(shù)字很少，scan pin 數(shù)量的上限就在那里，也就限制了 scain chain 的條數(shù)。如果允許，當(dāng)然時(shí)多幾條 scan chain 更好，減少 test time。 但是 package 也是成本的很大部分，不能隨心所欲增加 digital I/O 增加 scan chain 數(shù)量。有時(shí) package 是用戶使用場(chǎng)景決定的，無法選大的。例如8 pin package， 內(nèi)部模擬數(shù)字一大堆，也蠻常見的。

2. 為了減少 test time， 可以考慮 scan 跑得快一些。 很多時(shí)候 scan mode 時(shí)鐘比 functional mode 時(shí)鐘快很多倍就是這個(gè)道理

Q8：

1.之前幾天僅僅是把DFT流程跑通，沒有關(guān)注測(cè)試模式下timing的問題，我想問下在測(cè)試模式下，scan的時(shí)鐘和scan的信號(hào)怎么約束，和function 模式結(jié)合起來約束又該如何考量（是不是要用set_case_analysis之類的命令）？ 實(shí)際跑function的頻率就幾十M，這種測(cè)試模式下需要有at-speed的考慮嗎？

Answer：

1. Timing 分析可以用 MMMC （multi-mode multi-corner）。Mode 分成兩個(gè)，func_mode， scan_mode，寫兩個(gè) SDC。

func_mode SDC 第一句： set_case_analysis 0 ［get_port scan_mode*］

scan_mode SDC 第一句： set_case_analysis 1 ［get_port scan_mode*］

scan_mode SDC 里 create_clock -name scan_clock 可以跑得快一點(diǎn)。如果 scan_clock 可以超過 functional clock，at-speed test 就不重要了。

很重要的一點(diǎn)，一定要跑 sdf 反標(biāo)后仿，把所有 vector 跑一遍，確認(rèn)無誤。 很多時(shí)候跑 sdf 反標(biāo)后仿可以發(fā)現(xiàn)問題。

審核編輯：黃飛