在定義狀態(tài)機中的狀態(tài)時,除了可以使用宏(define)或者參數(shù)(parameter)聲明定義外,還可以使用枚舉類型,但是如果對于枚舉類型使用不正確的話,極易出現(xiàn)編譯仿真均沒有報錯,但是仿真時狀態(tài)機跳轉(zhuǎn)異常的情況.

本文將針對這種情況進行示例說明并給出解決方法.

1 數(shù)據(jù)類型

在Verilog中所有的變量和線網(wǎng)都是4值數(shù)據(jù)類型,但在SystemVerilog中,對信號類型和數(shù)據(jù)類型進行了詳細的區(qū)分,其中信號類型保持與Verilog一樣,主要分為變量和線網(wǎng)類型,但是數(shù)據(jù)類型分為了2值類型(0和1)和4值類型(0,1,x和z),對信號的數(shù)據(jù)類型進行了擴展,但是保持了線網(wǎng)類型原有的數(shù)據(jù)類型,在默認狀態(tài)下,4值數(shù)據(jù)類型的默認值為x,2值類型的默認值為0.同時SystemVerilog結(jié)合C語言的特性,引入了其他一些類型,例如枚舉類型等,通過多種類型的引入,極大地豐富了SystemVerilog進行程序設計的靈活性.

2 枚舉類型

用戶可以通過枚舉類型定義特定的常量值的集合.

格式:

使用方式如下:

枚舉常量代表該枚舉類型的變量的可能取值的列表,編譯系統(tǒng)為每個枚舉常量指定一個數(shù)值,缺省狀態(tài)下這個數(shù)值從0開始,且數(shù)據(jù)類型為int,即2值型的整型.

3 問題描述

對下述代碼進行仿真時,狀態(tài)跳轉(zhuǎn)執(zhí)行異常,核心代碼如下:

當上述狀態(tài)機運行時,狀態(tài)機將一直處于WAIT狀態(tài),狀態(tài)執(zhí)行異常.

4 問題分析

這里需要注意到,枚舉常量列表中的枚舉常量在缺省狀態(tài)下,枚舉常量的數(shù)值是從0開始遞增.且2值數(shù)據(jù)類型變量的初始值為0.所以在此例中,state_e和nstate_e的初始狀態(tài)都為0,即WAIT.當復位撤銷后,state_e和nstate_e都為WAIT,那么組合邏輯部分always@(state_e)的敏感信號列表中的state_e將一直保持在WAIT狀態(tài),所以該部分組合邏輯將不會被執(zhí)行,從而導致nstate_e狀態(tài)不會被更新,因此,狀態(tài)既不能推進,將一直保持在初始的WAIT狀態(tài).

5 解決方法

出現(xiàn)上述問題主要是因為代碼中組合邏輯部分的敏感信號列表中的變量沒有發(fā)生變化,從而沒有出發(fā)進程的執(zhí)行導致的,因此,解決方法主要是實現(xiàn)組合邏輯部分的有效執(zhí)行,實現(xiàn)nstate_e的變化.

5.1 使用always_comb結(jié)構(gòu)

always_comb在仿真開始的0時刻會自動調(diào)用一次,從而可以實現(xiàn)nstate_e狀態(tài)的更新,將組合結(jié)構(gòu)中的always@(state_e)替換為always_comb即可.

5.2 將枚舉變量的數(shù)據(jù)類型指定為4值類型,如下所示:

在仿真開始時,因為枚舉類型的數(shù)據(jù)類型為logic型,所以變量state_e和nstate_e的默認狀態(tài)都為x態(tài),那么在復位階段state_e被初始化為WAIT時,組合邏輯部分的always@(state_e

中的敏感信號state_e狀態(tài)從x態(tài)變化到了WAIT,即狀態(tài)發(fā)生變化,觸發(fā)組合邏輯部分進程的執(zhí)行,nstate_e會被更新為LOAD,從而可以實現(xiàn)狀態(tài)機的推進.

5.3 指定枚舉常量的初始值

枚舉列表中的枚舉常量列表中的第一個常量,默認初始值為0-,其后常量數(shù)值依次遞增,但是這個起始值也可以在枚舉類型聲明定義時指定為其他值,從而可以使2值型枚舉變量的初始狀態(tài)-與枚舉變量列表中的常量起始值不一樣,在復位階段state_e被更新為非零值時,更新后的值與類型的默認值0不一樣,從而也可以實現(xiàn)組合邏輯部分敏感信號列表中信號的變化,從而使組合邏輯中的nstate_e狀態(tài)可以被更新,推進狀態(tài)機的運行,示例如下: