消除反射現(xiàn)象的方法一般有：布線時(shí)的拓?fù)浞ê拖鄳?yīng)的端接技術(shù)。

常用布線時(shí)的拓?fù)浣Y(jié)構(gòu)有：點(diǎn)到點(diǎn)、菊花鏈、星形、分支和周期性負(fù)載等結(jié)構(gòu)。

點(diǎn)到點(diǎn)（Point-to-point）：

點(diǎn)到點(diǎn)的拓?fù)浣Y(jié)構(gòu)比較簡(jiǎn)單，只要在發(fā)送端或接收端進(jìn)行適當(dāng)?shù)淖杵ヅ洹?/p>

菊花鏈（Daisy chain）：

當(dāng)網(wǎng)絡(luò)（net） 的整個(gè)走線長度延遲小于信號(hào)的上升或下降時(shí)間時(shí)，用菊花鏈拓?fù)浣Y(jié)構(gòu)會(huì)比較好，這時(shí)網(wǎng)絡(luò)上的負(fù)載都可以看作為容性負(fù)載。菊花鏈同時(shí)也限了信號(hào)的速率，只能工作在低速電路中 。

星形（Star）：

使用星形的拓?fù)浣Y(jié)構(gòu)時(shí)， 對(duì)每個(gè)分支（stub）都進(jìn)行均衡設(shè)計(jì)，要求每個(gè)分支的收端負(fù)載一致， 并選擇適當(dāng)?shù)钠ヅ浞绞?。

遠(yuǎn)端分支（Far-end cluster）：

跟星形類似，只不過分支是靠近接收端 。在這種拓?fù)浣Y(jié)構(gòu)中，也要限制遠(yuǎn)端 stub 的長度， 使 stub上的傳輸延時(shí)小于信號(hào)上升沿， 這樣每個(gè)接收端都可以被看作為一個(gè)簡(jiǎn)單的容性負(fù)載。

周期性負(fù)載（Periodic loading) ：

周期性負(fù)載的拓?fù)浣Y(jié)構(gòu)同樣要求每段 stub 的長度足夠小，使 stub 上的傳輸延時(shí)小于信號(hào)上升沿。這種主干傳輸線和所有的 stub 段組合起來的結(jié)構(gòu)可以看作為一段新的傳輸線，其特征阻抗要比原來主干傳輸線的特征阻抗小，傳輸速率也比原來的低，因此在進(jìn)行阻抗匹配時(shí)要注意 。

傳輸線上的反射會(huì)對(duì)數(shù)字系統(tǒng)性能有重要的負(fù)面影響 。為了最小化反射的負(fù)面影響，除從拓?fù)浣Y(jié)構(gòu)上消除相應(yīng)的影響外，還必須有相應(yīng)控制它們的方法 。基本上有三種方法減低這些反射的負(fù)面影響 。第一種方法就是降低系統(tǒng)的頻率或增大信號(hào)的上升沿時(shí)間， 以使傳輸線上的反射將在另一個(gè)信號(hào)驅(qū)動(dòng)到線上之前達(dá)到穩(wěn)態(tài)。

然而通常這是不可能的，對(duì)于高速系統(tǒng)，增大信號(hào)上升沿時(shí)間，將影響系統(tǒng)的性能。第二種方法是縮短 PCB 走線長度以使反射在短時(shí)間內(nèi)達(dá)到穩(wěn)態(tài)。通常這是不實(shí)用的，因?yàn)橥ǔＰ酒δ艿膹?qiáng)大，管腳的增多，縮短布線必然導(dǎo)致PCB板層數(shù)的做多，這大大增加了成本 。

另外，在一些情況下縮短走線在物理實(shí)現(xiàn)上有時(shí)也是不可能的。第三種方法就是給傳輸線兩端終接一個(gè)等于特征阻抗的阻抗，并消除反射，即是所謂的高速電路設(shè)計(jì)的端接技術(shù)。端接技術(shù)分為單端斷接技術(shù)和負(fù)載端接技術(shù)。

1 單端端接技術(shù)

傳輸線的長度符合下式的條件應(yīng)使用端接技術(shù)：

式中 ， L 為傳輸線線長，tr 為源端信號(hào)的上升時(shí)間，tp 為傳輸線上每單位長度的帶載傳輸延遲。即當(dāng) tr小于 2TD時(shí)（其中 TD 為傳輸線的傳輸延遲， L*tp=TD），源端電平變換發(fā)生在傳輸線的接收端反射回源端的反射波到達(dá)源端之前，這時(shí)需要使用端接匹配技術(shù)，否則會(huì)在傳輸線上引起振鈴 。

傳輸線的端接原則：如果負(fù)載反射系數(shù)或源反射系數(shù)二者任一為零，反射將被消除 。通常采用兩種策略 （1）使負(fù)載阻抗與傳輸線阻抗匹配，即并行端接；（2）使源阻抗與傳輸線阻抗匹配，即串行端接 。

從系統(tǒng)設(shè)計(jì)的角度，應(yīng)首選策略1，因其是在負(fù)載端消除反射，即 ρL=0，因而消除一次反射，這樣可以減小噪聲、電磁干擾（EMI）及射頻干擾（RFI)；而策略 2 則是在源端消除由負(fù)載端反射回來的信號(hào)，即使 ρs=0和ρL=1（負(fù)載端不加任何匹配），只是消除二次反射，在發(fā)生電平變換時(shí)，源端會(huì)出現(xiàn)持續(xù)時(shí)間為 2TD的半波波形，不過由于策略 2 實(shí)現(xiàn)簡(jiǎn)單方便，在許多應(yīng)用中也被廣泛采用 。兩種端接策略各有其優(yōu)缺點(diǎn)，以下就簡(jiǎn)要介紹這兩類主要的端接方案 。

1.1 并行端接

并行端接主要是在盡量靠近負(fù)載端的位置加上拉和／或下拉阻抗以實(shí)現(xiàn)終端的阻抗匹， 根據(jù)不同的應(yīng)用環(huán)境，并行端接又可分為以下幾種類型 ：

(1) 簡(jiǎn)單的并行端接

這種端接方式是簡(jiǎn)單地在負(fù)載端加入一下拉到地的電阻 RT(RT=Z0）來實(shí)現(xiàn)匹配， 如圖所示。采用此端接的條件是驅(qū)動(dòng)端必須能夠提供輸出高電平時(shí)的驅(qū)動(dòng)電流以保證通過端

接電阻的高電平電壓滿足門限電壓要求。在輸出為高電平狀態(tài)時(shí)，這種并行端接電路消耗的流過大，對(duì)于50Ω的端接負(fù)載，維持 TTL 高電平消耗電流高達(dá)48mA，因此一般器件很難靠地支持這種端接電路。

(2) 戴維寧并行端接

戴維寧（Thevenin）端接即分壓器型端接， 如圖所示。

它采用上拉電阻R1和下拉電阻R2構(gòu)成端接電阻，通過R1和R2吸收反射。R1和R2阻的選取由下面的條件決定 。R1的最大值由可接受的信號(hào)的最大上升時(shí)間（是 RC 充放電時(shí)常數(shù)的函數(shù)）決定，R1的最小值由驅(qū)動(dòng)源的吸電流數(shù)值決定。R2的選擇應(yīng)滿足當(dāng)傳輸線斷開時(shí)電路邏輯高電平的要求。戴維寧等效阻抗可表示為：

戴維南電壓VTH為：

VTH的選擇必須確保驅(qū)動(dòng)器的輸出高電平IOH和低電平的lOL電流在驅(qū)動(dòng)器的性能指標(biāo)圍以內(nèi)，其值可按下式確定

R1的作用是幫助驅(qū)動(dòng)器更加容易到達(dá)邏輯高狀態(tài)，這就需通過從Vcc向負(fù)載注入電流來實(shí)現(xiàn)。R2的作用是幫助驅(qū)動(dòng)器更加容易到達(dá)邏輯低狀態(tài)，這通過R2向地釋放電流來實(shí)現(xiàn) 。恰當(dāng)?shù)剡x取R1和R2的值可以加強(qiáng)驅(qū)動(dòng)器的扇出能力，并且淡化由于信號(hào)占空比不一致而導(dǎo)致的功耗的改變。

戴維南終端匹配技術(shù)的優(yōu)點(diǎn)在于，在這種匹配方式下，終端匹配電阻同時(shí)還作為上拉電和下拉電阻來使用，因而提高了系統(tǒng)的噪聲容限，降低了對(duì)源端器件驅(qū)動(dòng)能力的要求 。這種方案能夠很好地抑制過沖 。

戴維南終端匹配的缺點(diǎn)就是無論邏輯狀態(tài)是高還是低，在Vcc到地之間都會(huì)有一個(gè)常量直流電流存在，因而會(huì)導(dǎo)致終端匹配電阻中有靜態(tài)的直流功耗，信號(hào)負(fù)載為電容時(shí)，相對(duì)于有匹配的信號(hào)線而言，戴維南終端匹配技術(shù)同樣會(huì)改善信號(hào)的質(zhì)量，使得信號(hào)的擺動(dòng)縮小 。

電壓（在三態(tài)總線上的戴維寧電壓）接近轉(zhuǎn)換門限電壓， 這在CMOS器件中會(huì)產(chǎn)生更大的功，這是由于PMOS和NMOS都是可導(dǎo)的，在Vcc和地之間就有電流路徑 。另外， 與未端接的情況相比，戴維寧端接減小了接容性負(fù)載時(shí)信號(hào)的斜率，容性負(fù)載和電阻增加了 RC時(shí)間常數(shù)，致了驅(qū)動(dòng)器輸出電壓的上升 。

(3) 主動(dòng)并行端接

在此端接策略中 ，端接電阻RT（RT=Z0）將負(fù)載端信號(hào)拉至一偏移電壓Vbias，如圖示Vbias的選擇依據(jù)是使輸出驅(qū)動(dòng)源能夠?qū)Ω叩碗娖叫盘?hào)有汲取電流能力。這種端接方式需要一個(gè)具有吸、灌電流能力的獨(dú)立的電壓源來滿足輸出電壓的跳變速度的要求 。

在此端接方案中，如偏移電壓Vbias為正電壓，輸入為邏輯低電平時(shí)有 DC 直流功率損耗，如偏移電壓Vbisd為負(fù)電壓，則輸入為邏輯高電平時(shí)有直流功率損耗 。

(4）并行 AC 端接
如圖所示，并行 AC 端接使用電阻和電容網(wǎng)絡(luò) （串聯(lián) RC）作為端接阻抗。

端接電阻R要小于等于傳輸線阻抗Z0，電容 C 必須大于100pF，推薦使用0.1uF 的多層瓷電容。電容有阻低頻通高頻的作用， 因此電阻 R 不是驅(qū)動(dòng)源的直流負(fù)載， 故這種端接方無任何直流功耗。

可見電容C 的選擇很復(fù)雜．電容值太小會(huì)導(dǎo)致RC 時(shí)間常數(shù)過小，這樣一來該RC 電路就似于一個(gè)尖銳信號(hào)沿發(fā)生器，從而引入信號(hào)的過沖與下沖， 一般電容值需大于 100pF，另一面， 較大的電容值會(huì)帶來更大的功率消耗，通常情況下，要確保RC 時(shí)間常數(shù)大于該傳輸線負(fù)載延時(shí)的兩倍，即

其中：CD為接收器的分布電容， C0為PCB 傳輸線的內(nèi)在電容。

理想的電容值將隨著傳輸線阻抗，邊沿速率，預(yù)期的信號(hào)質(zhì)量的變化而變化 。這個(gè)值不是最關(guān)鍵的，但是測(cè)試表明，對(duì)于 FCT 邏輯，100pF的電容值能夠得到很好的折衷，將電容值增加到200PF會(huì)改善信號(hào)的質(zhì)量，但是卻以功率損耗為代價(jià)。

把電容值減小到 47PF，降低功率損耗，但是信號(hào)的質(zhì)量會(huì)變差。值低于 47PF 會(huì)對(duì)濾波有非常高的頻率響應(yīng)，對(duì)傳輸?shù)亩私邮菬o效的。值高于 200PF，會(huì)增加功率損耗而不會(huì)有附加的信號(hào)質(zhì)量的改善 。

2 串行短接

串行端接是通過在盡量靠近源端的位置串行插入一個(gè)電阻Rs （典型10 Ω到 75Ω）到傳輸線中來實(shí)現(xiàn)的， 如圖所示。串行端接是匹配信號(hào)源的阻抗，所插入的串行電阻阻值加上驅(qū)動(dòng)源的輸出阻抗應(yīng)大于等于傳輸線阻抗（輕微過阻尼）。即：

這種策略通過使源端反射系數(shù)為零從而抑制從負(fù)載反射回來的信號(hào)（負(fù)載端輸入高阻，不吸收能量）再從源端反射回負(fù)載端 。

串行端接的優(yōu)點(diǎn)在于：每條線只需要一個(gè)端接電阻，無需與電源相連接，消耗功率小 。當(dāng)驅(qū)動(dòng)高容性負(fù)載時(shí)可提供限流作用，這種限流作用可以幫助減小地彈噪聲 。而且相對(duì)于它的電阻類型終端匹配技術(shù)來說，串聯(lián)終端匹配技術(shù)中匹配電阻的功耗是最小的，而且串聯(lián)終端匹配技術(shù)不會(huì)給驅(qū)動(dòng)器增加任何額外的直流負(fù)載，也不會(huì)在信號(hào)線與地之間引入額外阻抗。

串行端接的缺點(diǎn)在于 ：當(dāng)信號(hào)邏輯轉(zhuǎn)換時(shí)， 由于Rs的分壓作用 ， 在源端會(huì)出現(xiàn)半波幅度的信號(hào)，這種半波幅度的信號(hào)沿傳輸線傳播至負(fù)載端，又從負(fù)載端反射回源端，持續(xù)時(shí)間為2TD ( TD為信號(hào)源端到終端的傳輸延遲），這意味著沿傳輸線不能加入其它的信號(hào)輸入端，因?yàn)樵谏鲜?TD時(shí)間內(nèi)會(huì)出現(xiàn)不正確的邏輯態(tài)。

并且由于在信號(hào)通路上加接了元件，增加了 RC時(shí)間常數(shù)從而減緩了負(fù)載端信號(hào)的上升時(shí)間，因而不適合用于高頻信號(hào)通路（如高速時(shí)鐘等）。

另外，采用這種匹配技術(shù)時(shí)，很難將串聯(lián)匹配電阻調(diào)整到一個(gè)非常合適的值，因?yàn)樵S多驅(qū)動(dòng)器都是非線性的，如TTL 器件，其輸出阻抗隨著器件邏輯狀態(tài)的變化而變化， 所以串聯(lián)匹配電阻只能選擇二個(gè)適中的值。

注：對(duì)于短的傳輸線，當(dāng)最小數(shù)字脈沖寬度長于傳輸線的時(shí)間延遲（ TD）時(shí)，源終端是合乎要求的，因?yàn)樗蓑?qū)動(dòng)器電流部分并聯(lián)接地的要求。對(duì)于長的傳輸線，當(dāng)數(shù)字脈沖寬度小于傳輸線延遲時(shí)間（TD）時(shí)， 負(fù)載終端是較好的。因?yàn)樨?fù)載端的反射將反射回源頭端，并干擾沿線傳播的信號(hào)，反射必須在負(fù)載端消除。

3 多負(fù)載端接技術(shù)

在實(shí)際電路中常常會(huì)遇到單一驅(qū)動(dòng)源驅(qū)動(dòng)多個(gè)負(fù)載的情況，這時(shí)需要根據(jù)負(fù)載情況及電的布線拓?fù)浣Y(jié)構(gòu)來確定端接方式和使用端接的數(shù)量。一般情況下可以考慮以下兩種方案。

如果多個(gè)負(fù)載之間的距離較近，可通過一條傳輸線與驅(qū)動(dòng)端連接，負(fù)載都位于這條傳輸?shù)慕K端，這時(shí)只需要二個(gè)端接電路。如采用串行端接，則在傳輸線源端加入一串行電阻即可，圖a所示。

如采用并行端接（以簡(jiǎn)單并行端接為例），則端接應(yīng)置于離源端距離遠(yuǎn)的負(fù)載處，同時(shí)，線網(wǎng)的拓?fù)浣Y(jié)構(gòu)應(yīng)優(yōu)先采用菊花鏈的連接方式，如圖b所示 。

如果多個(gè)負(fù)載之間的距離較遠(yuǎn)，需要通過多條傳輸線與驅(qū)動(dòng)端連接，這時(shí)每個(gè)負(fù)載都需一個(gè)端接電路。如采用串行端接，則在傳輸線源端每條傳輸線上均加入一串行 電阻，如圖a所示。如采用并行端接（以簡(jiǎn)單并行端接為例），則應(yīng)在每一負(fù)載處都進(jìn)行端接，如圖b所示 。

在采用匹配的時(shí)候，但要確保匹配元件盡量靠近源端或負(fù)載端，這樣可以減少誘導(dǎo)電感，匹配更為有效。
4 不同工藝器件的端接策略

阻抗匹配與端接技術(shù)方案隨著互聯(lián)長度和電路中邏輯器件的家族在不同也會(huì)有所不同，只有針對(duì)具體情況， 使用正確適當(dāng)?shù)亩私臃椒ú拍苡行У販p小信號(hào)反射 。

一般來說，對(duì)于一個(gè)CMOS工藝的驅(qū)動(dòng)源，其輸出阻抗值較穩(wěn)定且接近傳輸線的阻抗值，因此對(duì)于CMOS器件使用串行端接技術(shù)就會(huì)獲得較好的效果 。而TTL工藝的驅(qū)動(dòng)源在輸出邏輯高電平和低電平時(shí)其輸出阻抗有所不同，這時(shí)，使用并行戴維寧端接方案則是一種較好的策略 。

ECL 器件一般都具有很低的輸出阻抗，因此，在ECL電路的接收端使用一下拉端接電阻（下拉電平需要根據(jù)實(shí)際情況選?。﹣砦漳芰縿t是ECL電路的通用端接技術(shù)。

當(dāng)然， 上述方法也不是絕對(duì)的，具體電路上的差別、 網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)的選取、 接收端的負(fù)數(shù)等都是可以影響端接策略的因素， 因此在高速電路中實(shí)施電路的端接方案時(shí) ， 需要根據(jù)體情況通過分析仿真來選取合適的端接方案以獲得最佳的端接效果 。