7月5日起，「DPU與智能網(wǎng)卡技術(shù)公開課」陸續(xù)開講，主講開源DPU、內(nèi)生安全智能網(wǎng)卡與DPU云化裸金屬。

芯粒是小型模塊化芯片，可以組合形成完整的片上系統(tǒng) (SoC)。它們被設(shè)計(jì)用于基于芯粒的架構(gòu)，其中多個(gè)芯粒連接在一起以創(chuàng)建單個(gè)復(fù)雜的集成電路。與傳統(tǒng)的單片 SoC 相比，基于芯粒的架構(gòu)具有多項(xiàng)優(yōu)勢(shì)，包括提高性能、降低功耗和提高設(shè)計(jì)靈活性。Chiplet 技術(shù)相對(duì)較新，半導(dǎo)體行業(yè)的許多公司正在積極開發(fā)。

Chiplet 是一種新型芯片，為設(shè)計(jì)復(fù)雜的 SoC 鋪平了道路。Chiplet 可以被視為樂(lè)高積木的高科技版本。一個(gè)復(fù)雜的功能被分解成一個(gè)小模塊，然后是可以非常有效地執(zhí)行單個(gè)特定功能的芯粒。因此，使用芯粒的集成系統(tǒng)可以包括：數(shù)據(jù)存儲(chǔ)、信號(hào)處理、計(jì)算和數(shù)據(jù)流管理，構(gòu)建稱為“芯?！?。

Chiplet 是封裝架構(gòu)的一部分，它可以定義為一塊物理硅片，通過(guò)使用封裝級(jí)集成方法將 IP（知識(shí)產(chǎn)權(quán)）子系統(tǒng)與其他 chiplet 封裝在一起?？梢哉f(shuō)，chiplet 技術(shù)在單個(gè)封裝或系統(tǒng)中集成了多種電氣功能。

利用芯粒技術(shù)，工程師可以通過(guò)將不同類型的第三方 IP 組裝到單個(gè)芯片或封裝中來(lái)快速且經(jīng)濟(jì)高效地設(shè)計(jì)復(fù)雜芯片。這些第三方 IP 可以是 I/O 驅(qū)動(dòng)程序、內(nèi)存 IC 和處理器內(nèi)核 。

chiplets 的想法起源于 DARPA CHIPS（Common Heterogeneous Integration and IP）項(xiàng)目。由于最先進(jìn)的 SoC 并不總是適合小規(guī)模應(yīng)用，因此為了提高整體系統(tǒng)的靈活性，CHIP 計(jì)劃尋求創(chuàng)建一種新的 IP 重用范例，即 chiplet。

雖然當(dāng)今大多數(shù)電子設(shè)備中的計(jì)算機(jī)技術(shù)在很大程度上仍由傳統(tǒng)芯片組主導(dǎo)，但隨著時(shí)間的推移，這種趨勢(shì)似乎很明顯會(huì)發(fā)生變化。許多專家認(rèn)為，隨著這些先進(jìn)技術(shù)的發(fā)展，專用芯粒將成為消費(fèi)設(shè)備的普遍特征。有許多可靠且更便宜的技術(shù)可用于設(shè)計(jì)芯粒。

摩爾定律是英特爾聯(lián)合創(chuàng)始人戈登摩爾于 1965 年做出的預(yù)測(cè)，即微芯片上的晶體管數(shù)量大約每?jī)赡攴环?，從而?dǎo)致計(jì)算能力呈指數(shù)級(jí)增長(zhǎng)并降低成本。Chiplet 技術(shù)可以看作是擴(kuò)展摩爾定律并延續(xù)半導(dǎo)體行業(yè)提高性能和降低成本的趨勢(shì)的一種方式。

芯粒技術(shù)可以幫助擴(kuò)展摩爾定律的一種方式是允許創(chuàng)建更復(fù)雜和更強(qiáng)大的 SoC，而無(wú)需將所有必要的組件安裝到單個(gè)單片芯片上。通過(guò)將復(fù)雜的 SoC 分解成更小的模塊化芯粒并將它們連接在一起，可以繼續(xù)擴(kuò)大晶體管和其他組件的數(shù)量，而不會(huì)達(dá)到單個(gè)芯片的物理極限。這有助于跟上摩爾定律預(yù)測(cè)的性能改進(jìn)和成本降低的步伐。

如今，異構(gòu)芯粒集成市場(chǎng)增長(zhǎng)更加迅速。AMD 的 Epyc 和英特爾的 Lakefield 等不同的微處理器采用芯粒設(shè)計(jì)和異構(gòu)集成封裝技術(shù)進(jìn)行大量生產(chǎn)。

01.芯粒歷史

芯粒的概念已經(jīng)存在了幾十年，但近年來(lái)作為應(yīng)對(duì)縮小傳統(tǒng)單片 IC 挑戰(zhàn)的一種方式獲得了更多關(guān)注。隨著摩爾定律的不斷推進(jìn)，單片IC的尺寸和復(fù)雜度顯著增加，導(dǎo)致成本更高，制造難度更大?；谛玖５脑O(shè)計(jì)為這些挑戰(zhàn)提供了一個(gè)潛在的解決方案，它允許公司使用更小、更專業(yè)的芯粒，這些芯?？梢暂p松組合并組裝成一個(gè)完整的系統(tǒng)。

“Chiplet”這個(gè)詞相對(duì)較新，只使用了大約五年左右。它最初是由密歇根大學(xué)的研究人員和科學(xué)家創(chuàng)造的，當(dāng)時(shí)他們開始研究改進(jìn)計(jì)算機(jī)芯片設(shè)計(jì)、效率和功能的方法。這個(gè)詞是“chip”和“petite”的組合，可以翻譯成“小”的意思。因此，Chiplet 是一種非常小的計(jì)算機(jī)芯片，用于高科技設(shè)備，可執(zhí)行比傳統(tǒng) CPU 芯片更復(fù)雜的任務(wù)。它在過(guò)去幾年發(fā)展迅速，許多專家認(rèn)為，由于其增強(qiáng)的功能，它將開始取代消費(fèi)設(shè)備中的傳統(tǒng)芯片組。

2007 年 5 月，DARPA（國(guó)防高級(jí)研究計(jì)劃局）啟動(dòng)了首個(gè)用于異構(gòu)芯粒的COSMOS（硅基復(fù)合半導(dǎo)體材料）。DARPA 啟動(dòng)了CHIPS，其目的是用芯粒制造模塊化計(jì)算機(jī)。它還涉及不同的集成標(biāo)準(zhǔn)、IP 塊和可用的設(shè)計(jì)工具。

02.市場(chǎng)預(yù)測(cè)

芯粒市場(chǎng)預(yù)計(jì)在未來(lái)幾年將經(jīng)歷顯著增長(zhǎng)。根據(jù) MarketsandMarkets 發(fā)布的一份報(bào)告，到 2025 年，該市場(chǎng)的價(jià)值預(yù)計(jì)將達(dá)到 57 億美元。這表示從 2020 年到 2025 年的復(fù)合年增長(zhǎng)率 (CAGR) 為 18.9%。

根據(jù) Transparency Market Research 發(fā)布的一份報(bào)告，到 2031 年，芯粒市場(chǎng)的價(jià)值預(yù)計(jì)將達(dá)到 472 億美元。這代表 2021 年至 2031 年的復(fù)合年增長(zhǎng)率為 23.9%。該預(yù)測(cè)考慮了對(duì)高性能計(jì)算和數(shù)據(jù)分析不斷增長(zhǎng)的需求，以及電子設(shè)計(jì)中模塊化和定制化的增長(zhǎng)趨勢(shì)。

這些數(shù)據(jù)表明，芯粒市場(chǎng)有望在未來(lái)幾年實(shí)現(xiàn)有希望的增長(zhǎng)。芯粒是小型模塊化芯片，可以組合成更大、更復(fù)雜的片上系統(tǒng) (SoC)。與傳統(tǒng)的單片芯片相比，它們具有許多優(yōu)勢(shì)，包括提高性能、節(jié)省成本和設(shè)計(jì)靈活性。這些因素，加上對(duì)高性能計(jì)算和數(shù)據(jù)分析的需求不斷增長(zhǎng)，可能會(huì)在未來(lái)幾年推動(dòng)芯粒市場(chǎng)的增長(zhǎng)。

03.芯粒的好處以及為什么芯粒更好？

與傳統(tǒng)的單片處理器設(shè)計(jì)相比，芯粒具有多項(xiàng)重要優(yōu)勢(shì)。它們可以快速、輕松地定制和升級(jí)，從而減少開發(fā)時(shí)間和成本。也許最重要的是，芯粒通過(guò)使用針對(duì)特定任務(wù)優(yōu)化的專用處理元件來(lái)提高性能。例如，如果您的設(shè)備中的 AI 應(yīng)用程序需要高處理能力，您可以用專為 AI 任務(wù)設(shè)計(jì)的芯粒取代傳統(tǒng) CPU。

除了這些性能優(yōu)勢(shì)外，芯粒還可以降低處理器的尺寸和功率要求。通過(guò)將多個(gè)單獨(dú)的功能整合到單個(gè)單元中，它們消除了對(duì)傳統(tǒng)芯片所需的大部分布線、冷卻基礎(chǔ)設(shè)施和其他組件的需求。這降低了制造成本，并允許更小的設(shè)備設(shè)計(jì)，非常適合智能手機(jī)或 AR/VR 耳機(jī)等移動(dòng)設(shè)備。

芯粒提供的靈活性還提供了重要的設(shè)計(jì)和開發(fā)優(yōu)勢(shì)。由于可以輕松定制和升級(jí)，chiplet 使制造商能夠快速適應(yīng)不斷變化的市場(chǎng)條件或新技術(shù)發(fā)展。它們還通過(guò)減少設(shè)計(jì)和制造定制 SoC 所需的步驟來(lái)簡(jiǎn)化生產(chǎn)過(guò)程。

chiplet 技術(shù)允許制造商使用更小、更專業(yè)的 chiplet 而不是單個(gè)單片芯片來(lái)完成某些任務(wù)，從而有助于提高產(chǎn)量并降低成本。這有助于提高產(chǎn)量，因?yàn)樗档土?a target="_blank">芯片制造過(guò)程的復(fù)雜性，從而可以減少出現(xiàn)的缺陷數(shù)量并提高可用芯片的整體產(chǎn)量。此外，由于芯?？梢詥为?dú)設(shè)計(jì)和制造，因此可以更輕松地優(yōu)化每個(gè)特定芯粒的制造過(guò)程，從而進(jìn)一步提高產(chǎn)量。

芯粒有助于降低成本的另一種方式是允許制造商使用混合搭配方法來(lái)創(chuàng)建 SoC。制造商不必為每個(gè)新產(chǎn)品從頭開始設(shè)計(jì)和制造新芯片，而是可以使用現(xiàn)有芯粒的組合來(lái)創(chuàng)建所需的 SoC，這樣可以更快、更具成本效益。這對(duì)于需要將產(chǎn)品快速推向市場(chǎng)并且需要能夠快速更改其 SoC 以滿足不斷變化的市場(chǎng)需求的公司來(lái)說(shuō)尤其有用。

04.芯粒挑戰(zhàn)

chiplets技術(shù)面臨以下挑戰(zhàn)：

首要的挑戰(zhàn)是確保 chiplet 模式的低成本和高可靠性，它基于先進(jìn)的封裝技術(shù)。封裝技術(shù)是chiplet關(guān)注的焦點(diǎn)。從 TMSC 向封裝的積極轉(zhuǎn)變以及 InFo 和 CoWos 等其他封裝技術(shù)的發(fā)展也可以看出其意義。

第二個(gè)挑戰(zhàn)是以經(jīng)濟(jì)的產(chǎn)品率保持良好的產(chǎn)品質(zhì)量。雖然，Chiplet 是認(rèn)證產(chǎn)品，但仍然存在良率問(wèn)題。如果在 SiP 中的一個(gè) chiplet 硅芯片中發(fā)現(xiàn)問(wèn)題，整個(gè) chiplet 系統(tǒng)的成本就會(huì)更高。下圖中的圖表描述了相對(duì)于芯片面積的成品率百分比。

另一個(gè)突出的挑戰(zhàn)是測(cè)試覆蓋率。由于多個(gè)芯粒嵌入在一起，每個(gè)芯?？梢赃B接到有限數(shù)量的引腳。一些芯粒在引腳之外變得不可訪問(wèn)，這導(dǎo)致芯片測(cè)試出現(xiàn)問(wèn)題 。

05.芯粒標(biāo)準(zhǔn)

雖然芯粒帶來(lái)了許多挑戰(zhàn)，尤其是在商業(yè)應(yīng)用和可擴(kuò)展性方面，但它們?yōu)楫?dāng)今一些最緊迫的芯片設(shè)計(jì)問(wèn)題提供了一個(gè)有前途的解決方案。隨著持續(xù)的發(fā)展和創(chuàng)新，我們可以期待很快看到芯粒的更廣泛使用 。

隨著 chiplet 技術(shù)的發(fā)展勢(shì)頭越來(lái)越強(qiáng)勁，業(yè)內(nèi)許多大公司開始涉足是很自然的。GlobalFoundries 和三星是走在這一趨勢(shì)前沿的兩家主要公司，各自致力于開發(fā)自己的解決方案來(lái)應(yīng)對(duì)芯粒挑戰(zhàn)。英特爾、AMD、高通、Arm、臺(tái)積電和三星正在合作定義基于芯粒的 CPU 的新標(biāo)準(zhǔn)。這就催生了UCIe 。

UCIe ( Universal Chiplet Interconnect Express )的推動(dòng)者群體相當(dāng)龐大，其中包括 AMD、Arm、Intel 和 Qualcomm，芯片廠臺(tái)積電和三星（以及 Intel），芯片封裝公司 Advanced Semiconductor Engineering，以及云計(jì)算提供商 Google、Microsoft、和Meta。

已經(jīng)開發(fā)了芯粒標(biāo)準(zhǔn)化工作來(lái)幫助解決與這些連接的性能相關(guān)的問(wèn)題。其中包括改進(jìn)熱管理、降低功耗和減少延遲。它們還可以通過(guò)增加流經(jīng)這些連接的數(shù)據(jù)流量來(lái)幫助提高芯片間通信和集成的效率。

Chiplet 標(biāo)準(zhǔn)化工作正在進(jìn)行中，目前有許多不同的標(biāo)準(zhǔn)用于芯片之間的接口。例如，加速器緩存一致性互連 (CCIX) 應(yīng)該是 SoC 芯粒的未來(lái)標(biāo)準(zhǔn)。多個(gè)芯片包含在同一個(gè)芯片封裝中，它們一起充當(dāng)一個(gè)大的單芯片。為了讓最終用戶能夠輕松混合和匹配芯粒組件，UCIe 1.0 規(guī)范提供了完整的標(biāo)準(zhǔn)化芯片到芯片互連，包括物理層、協(xié)議棧、軟件模型和合規(guī)性測(cè)試。

下表顯示了 UCIe 1.0 的特性和關(guān)鍵矩陣。UCIe 標(biāo)準(zhǔn)涵蓋芯粒設(shè)計(jì)的物理層、物理層和協(xié)議層。這些標(biāo)準(zhǔn)還定義了芯粒應(yīng)如何連接在一起以相互通信。UCIe 1.0 版定義了兩個(gè)不同的性能級(jí)別以適應(yīng)不同的封裝選項(xiàng)：標(biāo)準(zhǔn)和高級(jí)。

在標(biāo)準(zhǔn)封裝方案中，芯粒之間定義了 25 毫米間距的 16 條數(shù)據(jù)通道。而在先進(jìn)封裝中，允許有 64 個(gè)數(shù)據(jù)通道和 2mm 的空間 。UCIe 1.0 標(biāo)準(zhǔn)基本上是為 2D 和 2.5D 芯片封裝定義的，而不是像即將推出的 Foveros Direct 這樣的 3D 直接芯片到芯片技術(shù)。隨著 3D 芯片封裝變得可用，該標(biāo)準(zhǔn)將需要更新，以便考慮到可能的附加功能和更高的密度。

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芯粒標(biāo)準(zhǔn)化的最大挑戰(zhàn)之一是確保芯片可以設(shè)計(jì)為與各種中介層設(shè)計(jì)和標(biāo)準(zhǔn)一起使用。在這方面已經(jīng)取得了一些進(jìn)展，包括多個(gè)組織努力為芯粒接口編寫標(biāo)準(zhǔn)化規(guī)范。然而，隨著越來(lái)越多的公司采用這些類型的技術(shù)，確保兼容性可能會(huì)變得越來(lái)越困難。有興趣實(shí)施這些技術(shù)的公司需要密切關(guān)注 chiplet 標(biāo)準(zhǔn)化工作的現(xiàn)狀，以最大限度地提高成功的機(jī)會(huì)。

06.芯粒的未來(lái)

芯粒技術(shù)是一種模塊化設(shè)計(jì)方法，涉及創(chuàng)建小型、獨(dú)立的芯片或“芯粒”，這些芯片可以組合起來(lái)創(chuàng)建更大的系統(tǒng)。每個(gè)芯粒都旨在執(zhí)行特定功能，通過(guò)組合不同的芯粒，公司可以創(chuàng)建滿足其特定需求的定制解決方案。Chiplet 技術(shù)有可能徹底改變電子元件的設(shè)計(jì)和制造方式，因?yàn)樗试S更高效和更具成本效益的生產(chǎn)過(guò)程，并能夠創(chuàng)造更專業(yè)和定制化的產(chǎn)品。

芯粒技術(shù)有幾個(gè)關(guān)鍵優(yōu)勢(shì)。首先，它允許更靈活和可擴(kuò)展的設(shè)計(jì)。通過(guò)使用芯粒，公司可以混合和匹配不同的組件，以創(chuàng)建適合其特定性能和功率要求的解決方案。這可以帶來(lái)更高效和更具成本效益的制造流程，因?yàn)樗试S公司創(chuàng)建針對(duì)其特定需求優(yōu)化的產(chǎn)品。

其次，芯粒技術(shù)有助于提高電子設(shè)備的性能。通過(guò)使用芯粒，公司可以創(chuàng)建針對(duì)特定任務(wù)優(yōu)化的解決方案，從而實(shí)現(xiàn)更快、更高效的性能。此外，chiplet 技術(shù)有助于降低功耗，因?yàn)樗梢愿行У乩觅Y源。

最后，chiplet 技術(shù)具有加速電子行業(yè)創(chuàng)新的潛力。通過(guò)支持創(chuàng)建更專業(yè)化和定制化的產(chǎn)品，chiplet 技術(shù)可以引領(lǐng)新技術(shù)和創(chuàng)新技術(shù)的發(fā)展。

很難預(yù)測(cè) chiplet 技術(shù)的確切未來(lái)，因?yàn)樗鼘⑷Q于許多因素，包括技術(shù)進(jìn)步、市場(chǎng)需求和個(gè)別公司的戰(zhàn)略。然而，芯粒技術(shù)有可能徹底改變處理器和其他電子元件的設(shè)計(jì)和制造方式。通過(guò)允許公司混合和匹配不同的芯粒來(lái)創(chuàng)建定制產(chǎn)品，芯粒技術(shù)可以帶來(lái)更高效和更具成本效益的制造過(guò)程。它還可以允許創(chuàng)建更專業(yè)和定制的產(chǎn)品，因?yàn)楣究梢赃x擇最能滿足其性能和功率要求的特定芯粒。

審核編輯：劉清