（基于TI KeyStone架構(gòu)C6000系列TMS320C6657雙核C66x定點(diǎn)/浮點(diǎn)DSP以及Xilinx Zynq-7000系列SoC處理器XC7Z035-2FFG676I設(shè)計(jì)的異構(gòu)多核評估板，由核心板與評估底板組成。）

ZYNQ7035PL Cameralink回環(huán)例程

1.1.1例程位置

ZYNQ例程保存在資料盤中的DemoZYNQPLbase_cameralink_loopprj文件夾下。

1.1.2功能簡介

Cameralink回環(huán)例程將J3、J4當(dāng)作兩個(gè)獨(dú)立的BaseCameralink接口使用，一個(gè)接收，另一個(gè)發(fā)送。

Cameralink接收端，利用XilinxISERDESE2原語進(jìn)行串/并轉(zhuǎn)換，將LVDS串行數(shù)據(jù)轉(zhuǎn)換成28bit的cameralink并行數(shù)據(jù)。解串后的并行數(shù)據(jù)通過ila進(jìn)行在線分析和查看，并實(shí)時(shí)檢測并行數(shù)據(jù)是否有誤碼。

Cameralink發(fā)送端，利用XilinxOSERDESE2原語進(jìn)行并/串轉(zhuǎn)換，將本地28bit cameralink并行數(shù)據(jù)串行化為LVDS數(shù)據(jù)發(fā)送出去。

1.1.3Cameralink接口時(shí)序說明

1.1.3.1Cameralink三種配置模式

Base模式：只需一根Cameralink線纜；4對差分?jǐn)?shù)據(jù)、1對差分時(shí)鐘；

Medium模式：需要兩根Cameralink線纜；8對差分?jǐn)?shù)據(jù)、2對差分時(shí)鐘；

Full模式：需要兩根Cameralink線纜；12對差分?jǐn)?shù)據(jù)、3對差分時(shí)鐘。

各種模式下，統(tǒng)一都包含一組控制口和一組串口?？刂瓶谟?根信號，用于圖像采集端對相機(jī)的IO控制；串口用于圖像采集端對相機(jī)參數(shù)的配置。

1.1.3.2單路差分?jǐn)?shù)據(jù)與時(shí)鐘之間時(shí)序關(guān)系

單路Cameralink差分?jǐn)?shù)據(jù)與隨路的差分像素時(shí)鐘之間的時(shí)序關(guān)系如下圖所示：

一個(gè)時(shí)鐘周期內(nèi)傳輸7bits串行數(shù)據(jù)，首先傳輸串行數(shù)據(jù)的最高位，最后傳輸串行數(shù)據(jù)的最低位。7bits數(shù)據(jù)起始于像素時(shí)鐘高電平的中間位置，即數(shù)據(jù)的最高位在Clock高電平的中間時(shí)刻開始傳輸。

Clock高電平時(shí)間比Clock低電平時(shí)間多一個(gè)bit位。

1.1.3.3通道傳輸數(shù)據(jù)與圖像數(shù)據(jù)映射關(guān)系

1路差分?jǐn)?shù)據(jù)通道上，一個(gè)Clock像素時(shí)鐘周期傳輸7bits串行數(shù)據(jù)，那么4路差分?jǐn)?shù)據(jù)通道總共就是4*7bits=28bits，我們稱這28bits數(shù)據(jù)為并行數(shù)據(jù)，為了方便描述，這28bits數(shù)據(jù)記為TX/RX27~0。Cameralink Base模式下，這28bits數(shù)據(jù)與圖像行/場同步/數(shù)據(jù)有效標(biāo)記、圖像數(shù)據(jù)的映射關(guān)系如下圖所示：

TX/RX24映射為行同步標(biāo)記LVAL，TX/RX25映射為場同步標(biāo)記FVAL，TX/RX26映射為圖像數(shù)據(jù)有效標(biāo)記DVAL，TX/RX23未使用，其余位對應(yīng)圖像數(shù)據(jù)。

1.1.3.428位并行數(shù)據(jù)與4路差分?jǐn)?shù)據(jù)傳輸通道之間的映射關(guān)系

上述28位并行數(shù)據(jù)是如何通過4路差分?jǐn)?shù)據(jù)傳輸通道進(jìn)行傳輸?shù)哪兀?8位并行數(shù)據(jù)映射到4路差分?jǐn)?shù)據(jù)傳輸通道各個(gè)時(shí)刻點(diǎn)的位置關(guān)系如下圖所示：

1.1.4管腳約束

ZYNQ PL工程管腳約束如下圖所示：

1.1.5例程使用

1.1.5.1連接Cameralink線纜

使用Cameralink線纜將J3、J4兩個(gè)接口連接在一起：

1.1.5.2加載運(yùn)行ZYNQ程序

1.1.5.2.1打開Vivado工程

打開Vivado示例工程：

工程打開后界面如下圖所示：

1.1.5.2.2下載ZYNQ PL程序

下載bit流文件base_cameralink_loop.bit，并且配套base_cameralink_loop.ltx調(diào)試文件，如下圖下載界面所示：

1.1.5.3運(yùn)行結(jié)果說明

ZYNQ PL端提供的ILA調(diào)試窗口，可以實(shí)時(shí)抓取采集Cameralink并行信號以及錯(cuò)誤檢測信號的時(shí)序波形。

hw_ila_1調(diào)試界面抓取Cameralink并行發(fā)送數(shù)據(jù)，是一個(gè)28bits的累加數(shù)：

hw_ila_2調(diào)試界面抓取Cameralink并行接收數(shù)據(jù)、接收誤碼統(tǒng)計(jì)以及接收誤碼實(shí)時(shí)標(biāo)識信號，如下圖所示：

cameralink_rx_err_num顯示有數(shù)值，則說明Cameralink接收過程中存在誤碼?？赡茉陂_始通信初始化期間存在誤碼現(xiàn)象，導(dǎo)致cameralink_rx_err_num誤碼統(tǒng)計(jì)累加。待程序下載完畢后，如果Cameralink通信正常的話，cameralink_rx_err_num誤碼統(tǒng)計(jì)應(yīng)該不會再累加。如果cameralink_rx_err_num誤碼統(tǒng)計(jì)繼續(xù)不斷累加，則通過觸發(fā)camera_rx_error信號可以捕捉到誤碼具體發(fā)生時(shí)刻。

1.1.5.4退出實(shí)驗(yàn)

Vivado調(diào)試界面HardwareManager窗口，右鍵單擊localhost(1)，在彈出的菜單中點(diǎn)擊CloseServer，斷開ZYNQ JTAG仿真器與板卡的連接：

最后，關(guān)閉板卡電源，實(shí)驗(yàn)結(jié)束。

本文轉(zhuǎn)載自：星嵌電子

審核編輯：湯梓紅