BGA 封裝尺寸緊湊，引腳密度高。

在 BGA 封裝中，由于焊球排列和錯(cuò)位而導(dǎo)致的信號(hào)串?dāng)_被稱為 BGA 串?dāng)_。

BGA 串?dāng)_取決于入侵者信號(hào)和受害者信號(hào)在球柵陣列中的位置。

在多門和引腳數(shù)量眾多的集成電路中，集成度呈指數(shù)級(jí)增長。得益于球柵陣列 (ball grid array ，即BGA) 封裝的發(fā)展，這些芯片變得更加可靠、穩(wěn)健，使用起來也更加方便。BGA 封裝的尺寸和厚度都很小，引腳數(shù)則更多。然而，BGA 串?dāng)_嚴(yán)重影響了信號(hào)完整性，從而限制了 BGA 封裝的應(yīng)用。下面我們來探討一下 BGA 封裝和 BGA 串?dāng)_的問題。

球柵陣列封裝

BGA 封裝是一種表面貼裝封裝，使用細(xì)小的金屬導(dǎo)體球來安裝集成電路。這些金屬球形成一個(gè)網(wǎng)格或矩陣圖案，排列在芯片表面之下，與印刷電路板連接。

使用 BGA 封裝的器件在芯片的外圍沒有引腳或引線。相反，球柵陣列被放置在芯片底部。這些球柵陣列被稱為焊球，充當(dāng) BGA 封裝的連接器。

微處理器、WiFi 芯片和 FPGA 經(jīng)常使用 BGA 封裝。在 BGA 封裝的芯片中，焊球令電流在 PCB 和封裝之間流動(dòng)。這些焊球以物理方式與電子器件的半導(dǎo)體基板連接。引線鍵合或倒裝芯片用于建立與基板和晶粒的電氣連接。導(dǎo)電的走線位于基板內(nèi)，允許電信號(hào)從芯片和基板之間的接合處傳輸?shù)交搴颓驏抨嚵兄g的接合處。

BGA 封裝以矩陣模式在芯片下分布連接引線。與扁平式和雙列式封裝相比，這種排列方式在 BGA 封裝中提供了更多的引線數(shù)。在有引線的封裝中，引腳被安排在邊界。BGA 封裝的每個(gè)引腳都帶有一個(gè)焊球，焊球位于芯片的下表面。這種位于下表面的排列方式提供了更多的面積，使得引腳數(shù)量增多，阻塞減少，引線短路也有所減少。與有引線的封裝相比，在 BGA 封裝中，焊球之間的排列距離最遠(yuǎn)。

BGA 封裝的優(yōu)點(diǎn)

BGA 封裝尺寸緊湊，引腳密度高。BGA 封裝電感量較低，允許使用較低的電壓。球柵陣列的排列間隔合理，使 BGA 芯片更容易與 PCB 對(duì)齊。

BGA 封裝的其他一些優(yōu)點(diǎn)是：

由于封裝的熱阻低，散熱效果好。

BGA 封裝中的引線長度比有引線的封裝要短。引線數(shù)多加上尺寸較小，使 BGA 封裝的導(dǎo)電性更強(qiáng)，從而提高了性能。

與扁平式封裝和雙列式封裝相比，BGA 封裝在高速下的性能更高。

使用 BGA 封裝的器件時(shí)，PCB 的制造速度和產(chǎn)量都會(huì)提高。焊接過程變得更簡單、更方便，而且 BGA 封裝可以方便地進(jìn)行返工。

BGA 串?dāng)_

BGA 封裝確實(shí)有一些缺點(diǎn)：焊球不能彎曲、由于封裝密度高而導(dǎo)致的檢查難度大，以及大批量生產(chǎn)需要使用昂貴的焊接設(shè)備。BGA 串?dāng)_是另一項(xiàng)限制，會(huì)影響通過 BGA 封裝傳輸?shù)男盘?hào)完整性。

BGA 封裝經(jīng)常在大量 I/O 設(shè)備中使用。采用 BGA 封裝的集成芯片所傳輸和接收的信號(hào)，可能會(huì)受到從一個(gè)引線到另一個(gè)引線的信號(hào)能量耦合的干擾。由 BGA 封裝中的焊球排列和錯(cuò)位而導(dǎo)致的信號(hào)串?dāng)_被稱為 BGA 串?dāng)_。球柵陣列之間的有限電感是 BGA 封裝中產(chǎn)生串?dāng)_效應(yīng)的原因之一。當(dāng) BGA 封裝引線中出現(xiàn)高 I/O 電流瞬變（入侵信號(hào)）時(shí)，對(duì)應(yīng)于信號(hào)引腳和返回引腳的球柵陣列之間的有限電感會(huì)在芯片基板上產(chǎn)生電壓干擾。這種電壓干擾導(dǎo)致了信號(hào)突變，并以噪音的形式從 BGA 封裝中傳輸出去，導(dǎo)致串?dāng)_效應(yīng)。

在網(wǎng)絡(luò)系統(tǒng)等應(yīng)用中，具有使用通孔的厚 PCB，如果沒有采取措施屏蔽過孔，那么 BGA 串?dāng)_會(huì)十分常見。在這樣的電路中，放置在 BGA 下面的長通孔會(huì)造成大量的耦合，并產(chǎn)生明顯的串?dāng)_干擾。

BGA 串?dāng)_取決于入侵者信號(hào)和受害者信號(hào)在球柵陣列中的位置。要減少 BGA 串?dāng)_，低串?dāng)_的 BGA 封裝排列至關(guān)重要。借助 Cadence Allegro Package Designer Plus 軟件，設(shè)計(jì)師能夠優(yōu)化復(fù)雜的單裸片和多裸片引線鍵合（wirebond）以及倒裝芯片（flip-chip）設(shè)計(jì)；徑向、全角度推擠式布線可解決 BGA/LGA 基板設(shè)計(jì)的獨(dú)特布線挑戰(zhàn)；特定的 DRC/DFM/DFA 檢查，更可保障BGA/LGA設(shè)計(jì)一次成功；同時(shí)提供詳細(xì)的互連提取、3D 封裝建模以及兼顧電源影響的信號(hào)完整性和熱分析。