本文作者：許立新

Cadence 公司 DSG Product Validation Group

隨著 3D-IC 的制造工藝的不斷發(fā)展，3D-IC 的堆疊方式愈發(fā)靈活，從需要基板作為兩個芯片互聯(lián)的橋梁，發(fā)展到如今可以做到多顆芯片靈活堆疊，芯片設計團隊要實現(xiàn)質量最佳、滿足工期要求、具有成本效益的設計，面臨著如何建立正確的 3D-IC 設計實現(xiàn)流程和如何實現(xiàn)設計數(shù)據(jù)&項目的高效管理的挑戰(zhàn)。

解決這個挑戰(zhàn)，就要求設計環(huán)境可以預先掌握設計意圖、支持設計模型簡化，進而達成系統(tǒng)的整體規(guī)劃，獲得系統(tǒng)級效應（如熱和功耗）所提供的早期反饋，并透過實現(xiàn)和分析的無縫迭代達到同時兼顧芯片和封裝效應的最佳系統(tǒng)設計效果。

Integrity 3D-IC 平臺具有強大的數(shù)據(jù)管理功能，能夠實現(xiàn)跨團隊的一鍵數(shù)據(jù)同步與更新。同時，Integrity 3D-IC 支持靈活的 3D-IC 實現(xiàn)流程，配合其高效的數(shù)據(jù)管理機制，可以讓用戶在流程中的多個關鍵階段接入內嵌的分析平臺，進而實現(xiàn)整個系統(tǒng)的快速迭代和 ECO。

通過系統(tǒng)規(guī)劃器為 3D 系統(tǒng)提供獨特的層次化設計和優(yōu)化功能

通過與 InnovusImplementation System 基于 Tcl 的實時直接集成，提供完整的堆疊管理、芯片到封裝的信號映射以及先進的 Bump 和 TSV 規(guī)劃功能

高效的數(shù)據(jù)庫，可對每一層堆疊結構進行層次化的多級表示

Integrity 3D-IC 自底向上的實現(xiàn)流程

頂層規(guī)劃

物理與邏輯連接的設計和優(yōu)化

物理實現(xiàn)的自動化流程

與傳統(tǒng)的芯片層次化設計一樣，3D-IC 的實現(xiàn)流程也有自底向上與自頂向下之分，但無論哪種方法，其目標都是將設計劃分成若干個芯片的數(shù)據(jù)包分別做物理實現(xiàn)。Integrity 3D-IC 可以輕松將兩個芯片的數(shù)據(jù)包組合，并且在此基礎上完成 3D 系統(tǒng)的布局規(guī)劃和片間互聯(lián)優(yōu)化。與此同時，Integrity 3D-IC 平臺擁有多種針對 Bump 規(guī)劃以及優(yōu)化的新特性，幫助用戶達成更高性能的設計。

頂層規(guī)劃

當用戶已經(jīng)有芯片的數(shù)據(jù)包，無論該數(shù)據(jù)包處于原型階段還是已部分物理實現(xiàn)，Integrity 3D-IC 均可以利用其建立 3D-IC 系統(tǒng)頂層的堆疊與連接。并且 Integrity 3D-IC 可以支持靈活的頂層邏輯描述格式：用戶可以使用常規(guī)的 verilog 網(wǎng)表或 Integrity 3D-IC 標準的連接描述文件格式，從而可以幫助用戶快速將前端頂層系統(tǒng)設計轉化為真實的頂層邏輯連接。

物理與邏輯連接的設計和優(yōu)化

完成頂層設計后，我們需要對片間互聯(lián)的 Bump 模式進行設計，并將信號與 Bump 關聯(lián)以實現(xiàn)邏輯和物理的數(shù)據(jù)通路。通常這個過程需要跨團隊多次迭代從而實現(xiàn) Bump 數(shù)量和上下芯片間信號線長的平衡，這個迭代常常為了保留余量而過度設計，導致?lián)p失部分系統(tǒng)性能，如下圖：

用戶需要多次嘗試以評估數(shù)據(jù)從 A 通道還是 B 通道傳輸才能得到最短的線長。當設計中存在數(shù)萬乃至數(shù)十萬個 Bump 的時候，這就變成一個難以完成的任務。

Integrity 3D-IC 可以根據(jù)設計的物理信息自動獲得最優(yōu)的信號與 Bump 關聯(lián)方案，幫助用戶用最短的時間得到最佳的 Bump pattern 設計。與此同時，對于一些需要用戶定制的數(shù)據(jù)通路，工具可以根據(jù)用戶提供的映射關系將所需的信號與 Bump 準確的關聯(lián)。這個特性可以讓用戶如同堆樂高積木一般實現(xiàn)多芯片堆疊和信號通路設計。

物理實現(xiàn)的自動化流程

Integrity 3D-IC 支持完整的 3D-IC 物理實現(xiàn)流程。工具已經(jīng)將 3D-IC 設計中所需要的特殊處理整合簡化，如下圖所示，對于用戶而言，只需要在 floorplan 階段針對 Bump 做標準流程處理，即可繼續(xù)往下進行。而到了繞線的環(huán)節(jié)，工具的繞線引擎對于 Bump 的連接已經(jīng)有著良好的支持，用戶可以通過工具輕松的實現(xiàn) Bump 繞線自動化。如圖所示，工具可識別出 Bump 的位置并正確的連線打孔。

Integrity 3D-IC 的高效數(shù)據(jù)管理

iHDB(Integrity Hierarchical Database)

數(shù)據(jù)的同步

在 3D-IC 設計中，用戶需要管理的不再是一顆芯片的數(shù)據(jù)，而是若干個芯片，跨越架構設計，后端實現(xiàn)，封裝設計，設計簽核的多團隊，不同類型的數(shù)據(jù)管理。在項目進展過程中如果發(fā)生 ECO，通常需要經(jīng)過層層溝通，耗時費力易出錯。Integrity 3D-IC 提供了一套高效的數(shù)據(jù)管理架構（iHDB），并且可以通過工具將某一個步驟發(fā)生的 ECO 正確的傳播到各個團隊所需要的數(shù)據(jù)包中，從而避免了人為溝通檢查的時間損耗。

iHDB（Integrity Hierarchical Database）

iHDB 的層次化框架如下圖所示，它可以讓用戶將業(yè)界多種形式的標準數(shù)據(jù)轉化成 iHDB 的層次化結構進行存儲。并且其提供 Tcl 接口讓用戶可以輕松讀寫芯片不同階段不同類型的數(shù)據(jù)。用戶可以通過這個框架管理不同項目節(jié)點的存檔，確保不同設計者之間交付的數(shù)據(jù)版本一致性，并可以實現(xiàn)快速的交叉檢查。

數(shù)據(jù)的同步

在 3D-IC 設計過程中，用戶可能在任意階段做 ECO 或分析，Integrity 3D-IC 提供極為強大的數(shù)據(jù)同步功能，用戶只需要用一條命令就可以完成數(shù)據(jù)的更新和同步，并可以直接在 Integrity 3D-IC 中啟用分析簽核工具讀取更新過后的數(shù)據(jù)做分析。這可以大大提高不同團隊之間互相交付輸入件的效率，進而加快項目收斂。

憑借 Cadence 在模擬和數(shù)字 IC 設計，封裝設計以及 PCB 設計領域提供的全方面 EDA 工具產(chǎn)品的集成，Cadence Integrity 3D-IC 通過統(tǒng)一的層次化數(shù)據(jù)庫結構，利用 Cadence 業(yè)界領先的數(shù)字 / 模擬 / 封裝以及簽核技術，實現(xiàn)了讓用戶可以在系統(tǒng)規(guī)劃和實現(xiàn)流程的早期就進行系統(tǒng)分析和設計迭代，達到系統(tǒng) PPA 驅動的高性能 3D-IC 設計效果，同時可以避免高昂的過度設計成本。