如今，PCI Express、HDMI 和 USB 等鏈接無處不在。但是在20年前不是這樣的。

在過去的 20 年里，串行鏈路應(yīng)用的數(shù)量呈爆炸式增長(zhǎng)。本文試圖解釋為什么串行鏈路（以及支持它們的 SerDes）變得如此流行。它將嘗試解釋使串行鏈路無處不在的一些底層技術(shù)，以及為什么 20 年過去了情況并非如此。

在本文中，將展示一些筆者所研究過的SerDes 的示例，并使用這些示例來幫助解釋設(shè)計(jì)和技術(shù)社區(qū)在過去二十年中取得的進(jìn)步（圖 1 ）。

圖1：SerDes在過去20年的轉(zhuǎn)變

起源與演變

SerDes 具有通過光纖和同軸鏈路進(jìn)行通信的背景。原因很明顯，因?yàn)榇邪l(fā)送字節(jié)而不是并行發(fā)送字節(jié)限制了電纜的數(shù)量！對(duì)于一根或幾根電纜，最大化電纜的吞吐量是最重要的。SerDes 面積和功率是次要考慮因素。

在 20 世紀(jì) 80 年代中期，串行鏈路的數(shù)據(jù)速率在很大程度上是由電信要求 (SONET) 驅(qū)動(dòng)的。在此期間，按照今天的標(biāo)準(zhǔn)（51.84 Mb/s、155.52Mb/s），對(duì) OC-1 和 OC-3 的要求并不高。OC-24 需要高于 1 Gb/s (1244.16 Mb/s) 的線路速率，這在 1990 年左右得到了雙極（bipolar ）和砷化鎵 (GaAs) 工藝中最先進(jìn)電路的支持。

到了1990 年代后期，恰逢 SerDes 歷史上的一個(gè)重要時(shí)刻：OC-24 (2488.32 Mb/s) 可用，人們計(jì)劃以大約 10Gb/s 的速度使用 OC-192。幾年后（2000 年代初），通過 10 Gb/s 線路速率的 10 Gb 以太網(wǎng)成為現(xiàn)實(shí)（與 XAUI 相反，其中四個(gè)通道用于 10 Gb/s 聚合）。

另一個(gè)重要的發(fā)展開始了——SerDes 越來越多地用于 PCB 和背板上的“芯片到芯片”通信，以取代并行鏈路。這一發(fā)展將使 SerDes 從一個(gè)重要的長(zhǎng)距離通信電路變成一個(gè)關(guān)鍵的 SoC 組件。也許最重要的例子是 PCIe，它于 2002 年左右以 2.5Gbps 的速度推出，并在 2000 年代中期流行起來。

各種串行數(shù)據(jù)標(biāo)準(zhǔn)的推出和 SerDes 的研究狀況如圖 1所示。他們包括：

光傳輸：OC-192、OC-768、SONET

PC內(nèi)部：PCIe 1-5

存儲(chǔ)：光纖通道、SATA、SAS

串行總線：USB、Thunderbolt

視頻顯示：DisplayPort、HDMI

網(wǎng)絡(luò)：SGMII、1-Gb 以太網(wǎng)、10-Gb 以太網(wǎng)、25/100-Gb 以太網(wǎng)

正如預(yù)期的那樣，線路速率一直在以指數(shù)速度增長(zhǎng)。跨類別可以看到相同的效果，光傳輸領(lǐng)先于其他類別。該圖僅包含 NRZ (PAM2) 標(biāo)準(zhǔn)。PAM4 標(biāo)準(zhǔn)正在以大約 50 Gb/s 的線路速率出現(xiàn)。

為了解支持 SerDes 發(fā)展的電路級(jí)創(chuàng)新，我使用 IEEE 的 Xplore 數(shù)字圖書館查詢了截止到2020年的國(guó)際固態(tài)電路會(huì)議 (ISSCC) 出版物，生成了涵蓋“時(shí)鐘和數(shù)據(jù)恢復(fù)”和“SerDes”的 ISSCC 出版物列表。然后將數(shù)據(jù)集分解為：

工藝類型：CMOS與非CMOS（雙極、biCMOS、HBT等）

工藝尺寸：65 nm、4 0 nm、7 nm等

信令：PAM2、PAM4

機(jī)構(gòu)出版：工業(yè)、學(xué)術(shù)

使用該數(shù)據(jù)集，根據(jù)出版年份繪制線率（圖 2）。據(jù)估計(jì)，這些電路的設(shè)計(jì)大約比出版提前了一年。然而，這些出版物的工業(yè)應(yīng)用可能落后于該出版物數(shù)年。

圖2：線率是根據(jù)出版年份繪制

該圖顯示雙極、biCMOS 和 HBT 技術(shù)在 2005 年之前被廣泛發(fā)布，但在 2005 年之后很少發(fā)布。這些 2005 年之前的出版物描述了驅(qū)動(dòng)光網(wǎng)絡(luò)應(yīng)用的技術(shù)，其中線路速率和功率/形狀因數(shù)/整合是次要的考慮因素。

對(duì)于 PC、存儲(chǔ)、視頻顯示和網(wǎng)絡(luò)等容量大得多的 SerDes 應(yīng)用，關(guān)鍵不僅僅是線路速率。重要的因素變成了成本、功耗、外形尺寸以及與大型數(shù)字內(nèi)核的集成。

圖3中的圖表是通過統(tǒng)計(jì)ISSCC在 NRZ/PAM2 與 PAM4 信號(hào)方面的數(shù)據(jù)而排列。需要注意的一件事是，高于 28 Gb/s 線路比率的出版物趨向于 PAM4，而低于 28 Gb/s 的出版物幾乎沒有 PAM4。這與串行數(shù)據(jù)標(biāo)準(zhǔn)的預(yù)期未來方向非常吻合。

圖3：此圖是根據(jù)ISSCC的數(shù)據(jù)生成，涵蓋NRZ/PAM2與PAM4信令等

圖4顯示了線路速率與所用 CMOS 工藝尺寸的關(guān)系。可以看出 CMOS 工藝尺寸和線路速率之間的相關(guān)性。例如，在 90 nm 以下，大多數(shù)出版物都大于 10 Gb/s。此外，由于需要超越 NRZ/PAM2 SerDes 的高集成度（ADC、DSP）以及 CMOS 技術(shù)的高帶寬要求，因此 PAM4 系統(tǒng)在 28 nm 以上并不普遍開發(fā)或發(fā)布。

圖4：線路比率與CMOS尺寸的關(guān)系

在這些學(xué)術(shù)機(jī)構(gòu)的出版物中明顯缺乏 PAM4 的相關(guān)文章。這部分歸因于我們使用的搜索條件。不過我們必須強(qiáng)調(diào)，有與 PAM4 組件相關(guān)的論文，但很少有學(xué)術(shù)界完成完整的 PAM4 收發(fā)器。對(duì)此的一種可能解釋是 PAM4 系統(tǒng)（ADC、DAC、DSP、PLL、CDR 等）非常復(fù)雜。另一種可能的解釋是 7 nm 和 14/16 nm 等先進(jìn) CMOS 工藝尺寸的成本和獲取成本。

結(jié)合串行鏈路出版物和串行數(shù)據(jù)速率標(biāo)準(zhǔn)的數(shù)據(jù)集，得出圖 5中的曲線圖?？梢钥闯?，ISSCC 的高級(jí) CMOS 電路設(shè)計(jì)出版物在從網(wǎng)絡(luò)到顯示器的大容量串行數(shù)據(jù)標(biāo)準(zhǔn)方面領(lǐng)先了數(shù)年。PAM2 CMOS 研究使 PCIe1 到 PCIe5（32 Gb/s）、28-Gb/s 以太網(wǎng)線路速率等成為可能。

圖5，將串行鏈路出版物的數(shù)據(jù)集和串行數(shù)據(jù)速率標(biāo)準(zhǔn)組合起來創(chuàng)建的圖片

SerDes的優(yōu)點(diǎn)

一、引腳數(shù)和通道優(yōu)勢(shì)

SerDes 最明顯的優(yōu)點(diǎn)是減少了引腳數(shù)和電纜/通道數(shù)。對(duì)于早期的 SerDes，這意味著可以通過同軸電纜或光纖發(fā)送數(shù)據(jù)字節(jié)。

對(duì)于現(xiàn)代 SerDes，另一個(gè)優(yōu)勢(shì)是能夠通過一對(duì)差分信號(hào)引腳而不是 8、16、32 或 N 個(gè)數(shù)據(jù)引腳和一個(gè)時(shí)鐘引腳發(fā)送數(shù)據(jù)字節(jié)。由于更小的封裝和更密集的 PCB，序列化的這一方面可以節(jié)省成本。具體的優(yōu)勢(shì)取決于裸片成本、封裝成本、PCB 成本、PCB 擁塞和其他因素。

二、距離優(yōu)勢(shì)

在過去的十年中，SerDes 跨 PCB 和背板進(jìn)行遠(yuǎn)距離傳輸?shù)哪芰椭鼈冞M(jìn)入了許多新的領(lǐng)域。

從基本的微波設(shè)計(jì)中，我們知道當(dāng)飛行時(shí)間小于上升/下降時(shí)間時(shí)，傳輸線看起來像一個(gè)“集總元件”。對(duì)于帶有 GPIO 的并行接口，上升/下降時(shí)間通常不少于幾納秒。這將典型 PCB 上并行未端接口可以運(yùn)行的距離設(shè)置為約 30 厘米。終止并行總線會(huì)增加覆蓋范圍；但與此同時(shí)，它會(huì)增加大量功率并使功率效率急劇下降（圖 6）。

圖6：雖然端接并行總線增加了覆蓋范圍，但電源效率急劇下降

SerDes 接口通常通過兩端（TX、RX）端接的受控阻抗傳輸線進(jìn)行傳輸。這允許比特被快速傳輸而不用擔(dān)心反射。當(dāng)然，要快速試下串行傳輸，會(huì)涉及很多額外的復(fù)雜性——例如串行器、解串器、TX PLL、RX CDR、前饋均衡、接收均衡等。

三、功耗優(yōu)勢(shì)

直到近年，SerDes 才擁有好于串行數(shù)據(jù)總線的功率優(yōu)勢(shì)。理想的并行總線消耗的功率是用于對(duì) TX 和 RX 電容以及走線電容進(jìn)行充電和放電的功率。當(dāng)考慮 10、20 或 100 厘米的距離時(shí)，走線電容（trace capacitance）在 FR4 上可能很重要。

根據(jù)第一法則（ first principles），我們知道 LVCMOS 鏈路的功率是 ~C*V^2*f。在數(shù)據(jù)的情況下，頻率是總比特率乘以轉(zhuǎn)換密度的二分之一。轉(zhuǎn)換的總數(shù)和功率與一階所需的通道數(shù)無關(guān)——通道越多，每條通道的轉(zhuǎn)換越少。對(duì)于 1-Gb/s 鏈路，10 cm 到 1 m 可能需要 8-16 條通道。對(duì)于 10-Gb/s 鏈路，1 m 可能需要非常不切實(shí)際的 120 條通道！

圖 7顯示了不同電壓的并行 LVCMOS 鏈路的功率與 SerDes 從 1990 年代到現(xiàn)在消耗的功率?？梢钥闯觯F(xiàn)代 SerDes 具有更長(zhǎng)距離的功率優(yōu)勢(shì)，但功率優(yōu)勢(shì)尚不明確。

圖7，將不同電壓的并聯(lián)LVCMOS鏈路的功率與1990年代和今天的SerDes消耗的功率進(jìn)行對(duì)比

SerDes 真正在功率方面大放異彩的地方是在更高數(shù)據(jù)速率的時(shí)候。圖 8顯示了不同電壓的并行 LVCMOS 鏈路的功率與 2010 年代中后期各種生產(chǎn)的 28 納米 SerDes 消耗的功率的關(guān)系?？梢钥闯?，現(xiàn)代 SerDes 幾乎在所有距離上都保持著功率優(yōu)勢(shì)。對(duì)于功率優(yōu)化的 SerDes，功率優(yōu)勢(shì)在所有距離上都非常明顯。

圖8，不同電壓的并聯(lián)LVCMOS鏈路的功率與2010年代中后期各種28納米SerDes的功耗比較

隨著工藝技術(shù)的進(jìn)步，SerDes 的功率優(yōu)勢(shì)當(dāng)然會(huì)繼續(xù)增長(zhǎng)。

SerDes 挑戰(zhàn)

如上一節(jié)所述，SerDes 在功耗、引腳數(shù)和范圍方面具有引人注目的優(yōu)勢(shì)。SerDes 的缺點(diǎn)是與 SerDes 相關(guān)的復(fù)雜性和成本。

一、復(fù)雜

至少，對(duì)于低數(shù)據(jù)速率，需要良好的 TX PLL、RX CDR、TX 驅(qū)動(dòng)器和 RX 前端。其中每一個(gè)都是復(fù)雜的模擬子系統(tǒng)。設(shè)計(jì)這些塊和整個(gè) SerDes 系統(tǒng)需要一個(gè)熟練的模擬/混合信號(hào)設(shè)計(jì)人員團(tuán)隊(duì)來完成。這些模塊（連同復(fù)雜的數(shù)字控制）包括：

1、良好的 TX PLL：需要此模塊從典型的 25 至 100 MHz 參考時(shí)鐘產(chǎn)生典型的數(shù)千兆赫茲時(shí)鐘，并具有非常低（~1 ps 或更好）的長(zhǎng)期抖動(dòng)。

2、良好的 RX CDR：此塊是一個(gè)復(fù)雜的控制環(huán)路，用于追蹤輸入數(shù)據(jù)的平均相位，盡管鏈路上存在任何噪聲、失真或串?dāng)_。這通常使用復(fù)雜的相位旋轉(zhuǎn)器或 CDR 驅(qū)動(dòng)的 PLL 來完成。

3、TX 線路驅(qū)動(dòng)器：此模塊將串行化數(shù)據(jù)轉(zhuǎn)換為典型的 50 Ω 差分信號(hào)，通常帶有前導(dǎo)（precursor）和后光標(biāo)（post-cursor）強(qiáng)調(diào)。

4、RX 均衡器：此塊嘗試使用連續(xù)時(shí)間均衡器或 DFE 或兩者來均衡高速通道效果。通常需要自動(dòng)增益控制 (AGC) 電路來促進(jìn)均衡。RX 均衡器通常包括作為狀態(tài)機(jī)邏輯或軟件的自動(dòng)校準(zhǔn)例程。

5、高速串行器和解串器邏輯

上面列出的所有模塊都需要經(jīng)驗(yàn)豐富的設(shè)計(jì)團(tuán)隊(duì)花費(fèi)大量的設(shè)計(jì)時(shí)間（。隨著數(shù)據(jù)速率的提高 (Gb/s) 和對(duì)效率的要求提高 (pJ/bit)，這會(huì)增加 SerDes 的復(fù)雜性和成本。隨著可靠性要求的提高，必須運(yùn)行和分析越來越多的老化和電遷移仿真，進(jìn)一步推高了成本。

幸運(yùn)的是，SerDes 已作為 IP 塊得到廣泛應(yīng)用。因此，系統(tǒng)公司可以從領(lǐng)先的 IP 設(shè)計(jì)提供商那里獲得經(jīng)過驗(yàn)證的設(shè)計(jì)許可。通過這種方式，復(fù)雜性由專門的設(shè)計(jì)團(tuán)隊(duì)處理，研發(fā)成本可以跨多個(gè)芯片、項(xiàng)目甚至行業(yè)分擔(dān)，有助于降低成本。

二、費(fèi)用

SerDes 的主要費(fèi)用來自設(shè)計(jì)（許多芯片設(shè)計(jì)師花了很多年）和驗(yàn)證，但芯片面積和 PCB 面積等次要考慮因素也很重要。

PMA 級(jí)別的 SerDes 驗(yàn)證通常由設(shè)計(jì)團(tuán)隊(duì)或設(shè)計(jì)團(tuán)隊(duì)的子集處理。在系統(tǒng)級(jí)別，驗(yàn)證可能非常復(fù)雜，尤其是對(duì)于 PCIe 等標(biāo)準(zhǔn)。

對(duì)于復(fù)雜的串行標(biāo)準(zhǔn)，需要測(cè)試平臺(tái)（System Verilog 中的典型）從物理層（包括 PMA 和 PCS）、數(shù)據(jù)鏈路層、事務(wù)層和設(shè)備級(jí)別驗(yàn)證系統(tǒng)。涵蓋這些級(jí)別的驗(yàn)證通常檢查協(xié)議、模式、協(xié)商、錯(cuò)誤注入和恢復(fù)等。驗(yàn)證通常也需要許多人月，并且通常涉及第三方驗(yàn)證 IP (VIP)。

在裸片上，SerDes 可能比并行接口更便宜或更昂貴。根據(jù)工藝節(jié)點(diǎn)的不同，SerDes 每條通道可能消耗大約 0.15 至 0.5 mm 2。并行接口可以比這小得多，但需要更多的 I/O。因此，根據(jù)芯片是 I/O 受限還是引腳受限，SerDes 可能會(huì)導(dǎo)致比并行接口更多或更少的裸片成本。

在封裝和 PCB 級(jí)別，SerDes 允許減少引腳和走線數(shù)量。因此，它們應(yīng)該會(huì)導(dǎo)致更小、成本更低的封裝和 PCB 設(shè)計(jì)。然而，由于高速受控阻抗（例如 50 Ω）跡線的復(fù)雜性，使用 SerDes 的封裝和 PCB 的設(shè)計(jì)可能更加困難，因此比使用較慢的并行接口的 PCB 更昂貴。

寫在最后：SerDes緣何成為關(guān)鍵 IP？

我們已經(jīng)看到，接口 IP 類別在過去 20 年中的增長(zhǎng)率令人難以置信，我們預(yù)計(jì)該類別至少在未來 10 年內(nèi)會(huì)產(chǎn)生持續(xù)的高 IP 收入來源。但是如果我們深入研究各種成功的協(xié)議，如 PCI Express、以太網(wǎng)或 USB，我們可以發(fā)現(xiàn)物理 (PHY) 部分的一個(gè)共同功能，即串行器/解串器 (SerDes) 功能。

1998 年，電信應(yīng)用中使用的高級(jí)互連基于 622 MHz LVDS I/O。電信芯片制造商正在構(gòu)建集成 256 個(gè)以 622 MHz 運(yùn)行的 LVDS I/O 的巨大芯片，以支持網(wǎng)絡(luò)結(jié)構(gòu)。今天，先進(jìn)的 PAM4 SerDes 以 112 Gbps 的速度運(yùn)行；通過單一連接支持 100G 以太網(wǎng)。二十年來，SerDes 技術(shù)效率躍升了 180 倍！

如果我們與 CPU 技術(shù)進(jìn)行快速比較。1998年Intel發(fā)布了Pentium II Dixon處理器，頻率為300 MHz。2018 年，英特爾酷睿 i3 以 4 GHz 運(yùn)行。在 20 年的時(shí)間里，CPU 頻率增長(zhǎng)了 15 倍。最為對(duì)比，如上所述， SerDes 速度增長(zhǎng)了 180 倍。

SerDes 現(xiàn)在不僅用于電信，還用于連接芯片和系統(tǒng)的更多應(yīng)用。2000 年代末，智能手機(jī)集成了 USB3、SATA 和 HDMI 接口，而電信和 PC/服務(wù)器則集成了 PCIe 和以太網(wǎng)。這些趨勢(shì)導(dǎo)致接口 IP 市場(chǎng)成為一個(gè)規(guī)模龐大的 IP 類別，當(dāng)時(shí)增長(zhǎng)超過 2 億美元。與四五倍大的 CPU 類別相比，它很小。但是，自 2010 年以來，接口類別同比至少增長(zhǎng)了 15%。與所有其他半導(dǎo)體 IP 類別（如 CPU、GPU、DSP、庫(kù)等）相比，它是增長(zhǎng)最快的類別。原因與每年增長(zhǎng)的連接設(shè)備數(shù)量直接相關(guān)，每個(gè)設(shè)備交換更多數(shù)據(jù)（更多電影和圖片等等），而連接是通信鏈的開始。

在 2010 年的那個(gè)十年間，全球社區(qū)幾乎完全連接在一起。隨著連接速率和數(shù)據(jù)中心數(shù)量在過去十年中迅速增加，以太網(wǎng)成為這種連接的支柱。如果我們使用 SerDes 速率作為指標(biāo)，2010 年為 10 Gbps，2013 年為 28 Gbps，2016 年為 56 Gbps（允許分別支持 10G、25G 和 50G 以太網(wǎng)）和 2019 年為 112 Gbps。

然后，在 2017 年，機(jī)器學(xué)習(xí)和神經(jīng)網(wǎng)絡(luò)等新興數(shù)據(jù)密集型計(jì)算應(yīng)用開始出現(xiàn)爆炸式高速連接需求，增加了對(duì)高帶寬連接不斷增長(zhǎng)的需求。同時(shí)，由于 CMOS 技術(shù)向高級(jí) FinFET 的發(fā)展，模擬混合信號(hào)架構(gòu)從一開始就成為 SerDes 設(shè)計(jì)的標(biāo)準(zhǔn)，變得極難管理并且對(duì)工藝、電壓和溫度變化更加敏感. 在現(xiàn)代FinFET納米 技術(shù)中，考慮到晶體管的微小尺寸，構(gòu)建晶體管涉及堆疊單個(gè)電子。因此，構(gòu)建能夠承受壓力環(huán)境變化的精密模擬電路極其困難。

但 7nm 等先進(jìn)技術(shù)的積極意義在于，您可以按平方毫米集成數(shù)量驚人的晶體管（密度為每平方毫米 1 億個(gè)晶體管），因此現(xiàn)在可以利用數(shù)字信號(hào)處理開發(fā)新的基于數(shù)字的架構(gòu)(DSP) 來完成物理層的絕大部分工作。與過去模擬混合信號(hào)方法使用的不歸零（NRZ 或 PAM2）相比，基于 DSP 的架構(gòu)支持使用更高階的脈沖幅度調(diào)制 (PAM) 調(diào)制方案。PAM 4 使通道的數(shù)據(jù)吞吐量翻倍，而無需增加通道本身的帶寬。

例如，具有 28 GHz 帶寬的信道使用 NRZ 信令可以支持最大 56 Gbps 的數(shù)據(jù)吞吐量。通過使用 PAM-4 DSP 技術(shù)，這個(gè)相同的 28 GHz 帶寬通道現(xiàn)在可以支持 112 Gbps 的數(shù)據(jù)速率！當(dāng)您考慮到模擬 SerDes 架構(gòu)由于物理原因限制在最大 56 Gbps 的速率（可能更少...... .PAM-6 或 PAM-8）。

使用基于 DSP 的 SerDes 不僅是在 FinFET 技術(shù)中構(gòu)建穩(wěn)健接口所必需的，而且也是將數(shù)據(jù)速率加倍以達(dá)到 56 Gbps 以上的唯一方法，例如。使用 PAM-4 時(shí)為 112 Gbps，使用 PAM-8 時(shí)為 200 Gbps。

從市場(chǎng)的發(fā)展看來，Chiplet正在洶涌而至，從今年下半年開始，大多數(shù)先進(jìn)的 SoC 也將采用 3nm 設(shè)計(jì)。這將使像 SerDes 這樣的高端 IP 的集成風(fēng)險(xiǎn)太大，導(dǎo)致將此功能外化到在更成熟的節(jié)點(diǎn)（如 7 或 5nm）中設(shè)計(jì)的Chiplet中。如果接口 IP 供應(yīng)商將成為這場(chǎng)革命的主要參與者，那么解決臺(tái)積電和三星等最先進(jìn)節(jié)點(diǎn)并制造主要 SoC 的硅晶圓代工廠將發(fā)揮關(guān)鍵作用。

我們不認(rèn)為他們會(huì)設(shè)計(jì)小芯片，但他們可以決定支持 IP 供應(yīng)商并推動(dòng)他們?cè)O(shè)計(jì)小芯片以與 3nm SoC 一起使用，就像他們今天在支持高級(jí) IP 供應(yīng)商將其高端 SerDes 作為 7nm 和 5nm 硬 IP 進(jìn)行營(yíng)銷時(shí)所做的那樣。

毫無疑問，SerDes未來?yè)碛泻芏嗟臋C(jī)會(huì)。

審核編輯 ：李倩